接着就是编写makefile 1all: clean com sim verdi23clean:4rm -rf56com:7vcs -full64 \8-f rtl.f -R +v2k \9-debug_access+all \10-timescale=1ns/100ps \11-fsdb +define+FSDB \12-l com.log1314sim:15./simv -l sim.log1617verdi:18verdi -f rtl.f -ssf *.fsdb -nologo & vcs -f...
compile option 添加-debug_access+all +define+UVM_VERDI_COMPWAVE simulation option 添加 +UVM_VERDI_TRACE -gui=verdi 编译仿真,会启动Verdi动态仿真界面,UVM Hierarchy Vie 2.如何识别$fsdbdumpVars等系统函数。 vcs 编译选项 -P ${VERDI_HOME}/share/PLI/VCS/LINUX64/novas.tab ${VERDI_HOME}/share/PLI/...
第一步在UVM compile 的选项里面加入 -debug_access+all 第二步在 simulation 选项中加入下面三个选项 -gui=verdi +UVM_VERDI_TRACE="UVM_AWARE+RAL+HIER+COMPWAVE" +UVM_TR_RECORD 这里-gui=verdi是启动verdi 和vcs联合仿真。 +UVM_VERDI_TRACE 这里是记录 UVM中 register,component 的波形。 +UVM_TR_RECOR...
第一步在UVM compile 的选项里面加入 -debug_access+all 第二步在 simulation 选项中加入下面三个选项-gui=verdi +UVM_VERDI_TRACE="UVM_AWARE+RAL+HIER+COMPWAVE"+UVM_TR_RECORD这里 -gui=verdi是启动verdi 和vcs联合仿真。 +UVM_VERDI_TRACE这里是记录 UVM中 register,component 的波形。+UVM_TR_RECORD记录 ...
-debug_all 编译时包含所有利用ucli和dve的调试信息 -debug_access+cbk 在静态网络、寄存器和变量上启用基于PLI的回调 -P<novas.tab>/<pli.a> 指定一个PLI table文件 -xzcheck 使能检查rtl代码中条件表达式的值在出现x/z的情况下报警 -xprop 将Verilog原始语法中定义的“不传播不定态”的情形强行传播出来 Ver...
即vcs -debug_access+all -kdb -lca makefile的vcs目标,对代码进行编译,生成simv。 生成simv后,要增加一个选项,-gui=verdi,表示使用verdi这个工具进行单步调试。 makefile的sim目标,代码仿真,进行单步调试。 执行make vcs; make run 后,会弹出verdi界面,并且停在0时刻。
提醒:使用这种方法,vcs编译前需要添加-debug_access选项。 (二)常用命令“八奇技”(结合例子看容易理解): 1. $fsdbDumpon- 打开 FSDB dumping; 2. $fsdbDumpoff- 关闭 FSDB dumping; 上述两个命令,一般搭配wait()函数使用,更加灵活,eg: 表示之前未dump波形,直到等到o_xxx_cnt==1024时,才开始dump波形; ...
makefile中加上-lca -kdb -debug_access+all+reverse 运行./simv –verdi &启动verdi之后,需要打开verdi的回退仿真功能: tools->Preferences中设置 设置几个断点;在verdi的console中,输入run,启动仿真; 点击run/continue reverse回退仿真 此时,执行的光标,回到了断点代码的前一行。此时仿真的状态就回到了执行上一条...
然后用vcs编译的时候加上-debug_access+all -kdb -lca 注意这里-kdb是属于lca这个feature的,因此这两个都要加上。这一步实际上就是产生verdi能用的编译信息。 最后编译好simv之后有两种调用方式:一是交互式模式,即用simv -verdi打开verdi,在verdi中进行仿真的运行和调试;二是后处理模式,即仍然用simv跑出fsdb波形...
/bin/makeall:comp simcomp:vcs-full64-timescale=1ns/1ps-V-R-sverilog \-debug_access+all+vc+v2k-kdb \-l vcs.log \-f dut.f+define+DUMP_FSDB=1\-top testsim:./simv-l simv.logclean:rm-rf*~core csrc simv*vc_hdrs.h ucli.key urg**.log novas.**.fsdb*verdiLog64*DVEfiles*.vpd...