下面分享一些在实际做项目过程中verdi在debug时的小技巧:连续信号有效数量的测量。 如下图所示,clk是输入时钟信号,data_enable_in是输入数据有效标志信号,y_in则是输入数据。在debug的时候,有时我们想要知道白色光标和黄色光标时间内有多少个连续有效的数据y_in。我们该如何做到呢? 一般可以使用以下3种方法: 方法1:...
验证方法Verification软件整合度Universal芯片测试SpringSoft日前宣布Verdi自动化侦错系统开始完全支持Universal Verification Methodology.Verdi软件在既有的HDL侦错平台上新增全新的UVM源代码与交易级信息纪录功能,让工程师们能将复杂的SystemVerilog testbench结构具体化,以便轻松地进行先进系统芯片测试的侦错工作.VIP电子世界...
以故障分箱为例,Verdi RDA首先收集回归运行的各种日志及数据,然后通过专用分析程序对故障日志及数据进行分析,并将故障按特征分到不同组别。 Verdi RDA通过无监督机器学习来实现故障日志分析,故障分箱则依据基于UVM的信息传递、用户定义的规则、验证知识产权(VIP)和基于...
1 层次浏览器窗格中寻找实例(instance) 在利用 Verdi debug时,首先需要找到我们负责模块的实例(instance),再选择相应的信号来观察它们的行为来debug。 当设计很庞大时,要找到底层的一个小模块,如果用鼠标从top一层一层的往下点,效率会比较低; 又或者我们只负责了一个小模块,对整个设计的层级关系并不清楚的时候,找...
这个是vcs的可执行文件,到这一步还没有产生波形 然后继续运行simv文件,这一步就是仿真的过程,才会输出波形文件 要在编译的时候定义一下timescale,不然仿真会一直hang不输出 vcs -R -full64 -sverilog +libetx -ntb_opts uvm-1.1 -f flist.f +UVM_TESTNAME=ahb2apb_burst_test_slverr -fsdb -timescale=...
vcs表示运行编译,+v2k表示支持verilog2001标准,-timesacle=1ns/1ns用于设置仿真时间精度,-debug_all用于设置debug开关,-f dile_list.f用于设置编译文件,-o (OUTPUT)用于设置输出二进制可执行文件的文件名,-full64表示VCS为64位版本。 verdi加载fsdb文件显示波形: ...
Find string应该是debug 过程中使用频率最高的查找指令了。只要在输入框里面输入部分或全部要查找的字符串,再点一下find 按钮就可以了。 这个指令可以在当前文档(current File)或者全部文档(All file)里面查找,因为字符串查找匹配得比较多,要根据需要选择在当前文档或全部文档查找,以提高查找效率。
-uvm 开启uvm,自动编译uvm库 -uvmhome 指定uvm库位置CDNS-1.2 默认IES中的uvm-1.2版本 -uvmnoautocompile 不自动编译uvm库 -clean 在run执行之前,删除INCA_libs文件夹 -l 指定输出log文件 -seed 指定随机种子数 -top 指定顶层模块 -hdlvar 指定hdl.var文件 -cdslib 指定cds.lib文件 -loadpli...
当然作为团队项目的螺丝钉,有时候不方便控制 FSDB 文件的产生方式,那么在加载 FSDB 文件的时候,可以选择指定一个时间范围。感谢读者@Erik Li提供的这个技巧。 操作方式:nWave窗口菜单 - Open,选择 FSDB 文件到 Target Name 后,点击左下方的 Options... 按钮。
verdi是一个debug的一个工具,自己不能产生波形,在VCS/irun编译的过程中会产生一个波形文件.fsdb类型。 三大EDA厂商,synopsys->VCS, Candence->irun, Mentor-> Questa 加载设计和波形 选择1处打开nWave,点击2处加载波形文件,波形文件后缀名.fsdb 选择波形文件,点击加号+,添加到工程 ...