下面简单说明一下-debug_region的参数 +cell开启对read cell和real cell的端口的debug功能。这里提到的cell module现在也还不知道是什么 +cellports对real cell和lib cell的端口开启debug功能 -debug_region还可以通过下面的语法指定-debug_access到某个instance -debug_region=level,path 这个功能我没有试验过。 3 V...
-debug region+cell+lib 容许对含有`cell_define编译原语的模块的波形转储和PLI访问,可以解决部分波形打不开的问题(这里具体还是说不太懂) -notice 显示详细的诊断信息 -override timescale=xx/xx 让源文件统一使用指定的timescale -kdb vcs仿真会生成verdi的库文件,通常库文件为sim.daidir,库文件里面包含相应代码...
+define+VCS_DUMPON=1 上面通过-y 指定library目录, +libext+.v指定library后缀名。 有时候还用-v 来指定library文件。但是这样直接被verdi吃进去以后不能显示hierarchy和文件。verdi提供了解决的办法: -ssy (用来取消-y指定的library为library cell) -ssv (用来取消-v 指定的library为library cell) ./testbench...
3. cell只dump端口信号, 不dump单元内部信号 +fsdb+skip_cell_instance=2
总结而言一般如果需要用ucli dump波形,需要用verdi debug, vcs compile的选项中需要加入 -sverilog, -ntb_opts uvm-1.1 -debug_access+all -debug_region=cell+lib+encrypt -kdb -lca -full64 -fastpartcomp=j4 -timescale=1ns/1ps 而sim的选项需要加 simv -ucli -do wave.do; 如果需要在verdi中debug uvm...
在初步仿真的过程使用交 互模式,若是调试一个成熟的设计或者很多人一起做调试这样子可以使用 post-processing mode.其主要的方法是通过仿真运行 dump 数据在 vcd 或者 vpd 文件中,运行结束后通过 vcd 或者 vpd 观察运行过程的情况,交互调试能力相对较差,但是通过记录的数据可以观察出其中 异常的地方;也就是包括两...
VCS的仿真选项分编译(compile-time)选项和运行(run-time)选项。编译选项用于RTL/TB的编译,一遍是编译了就定了,不能在仿真中更改其特性,例如define等等。而仿真选项常用于仿真过程中控制仿真过程的选项,例如波形dump,testplusargs等等。 1.1VCS常用的编译选项 ...
1.1 VCS常⽤的编译选项 选项说明 -assert dumpoff | enable_diag | filter_past 定义SystemVerilog断⾔（SVA）dumpoff：禁⽌将SVA信息DUMP到VPD中 enable_diag：使能SVA结果报告由运⾏选项进⼀步控制filter_past：忽略$past中的⼦序列 -cm <options>指定覆盖率的类型，包括：line（⾏覆盖）、cond（...
+nolibcell :指定不将库中的模块定义为单元,除它们在celldefine编译器指令下。+nospecify:在 30、指定块中抑制模块路径延迟和时序检查。+notimingcheck:在指定块中禁计时检查。+nowarnTFMPC:在Verilog编译期间禁显“模块端连接太少”警告消息。+no_notifier:禁在某些计时检查系统任务中指定的通知程序寄存器的切换。+...
互模式,若是调试一个成熟的设计或者很多人一起做调试这样子可以使用post-processing mode.其主要的方法是通过仿真运行dump数据在vcd或者vpd文件中,运行结束后通过vcd或者vpd观察运行过程的情况,交互调试能力相对较差,但是通过记录的数据可以观察出其中异常的地方;也就是包括两个步骤Write VCD+ file,View result. ...