我能够将 SCLK 驱动到 100MHz,我的 TFT 屏幕很喜欢它。 于是我们选择了 PS0C6 CY8C6137BZI-F54 登机。 现在,除非我将输入时钟频率设置为 1MHz,然后我甚至可以获得 250kHz 的输出流,否则我无法让 SPICLK 从串行模块中出来。 如果我把它设置为任何其他频率,SS 和 MOSI 都能正常工作但是 SCLK 是平线的。
Re: SPICLK pin setting in the esp-wrover-kit board PostbyESP_Sprite»Wed Nov 30, 2022 2:54 pm Those pins are the 'default' pins for this signal (technically, the signals can be routed there using the IOMUX rather than the GPIO matrix). Routing SPI over those pins has some advantag...
18316 - LogiCORE SPI-4.2 (POS-PHY L4) v6.0.1- RDClk_P pinout of VP30 (East side) generated by Core Generator is different than SPW's Description General Description When using SPI-4.2 core for 2VP30 with I/O on Bank 2 & 3 (East Side), you might recei...
我能够将 SCLK 驱动到 100MHz,我的 TFT 屏幕很喜欢它。 于是我们选择了 PS0C6 CY8C6137BZI-F54 登机。 现在,除非我将输入时钟频率设置为 1MHz,然后我甚至可以获得 250kHz 的输出流,否则我无法让 SPICLK 从串行模块中出来。 如果我把它设置为任何其他频率,SS 和 MOSI 都能正常工作但是 SCLK 是平线的。
18316 - LogiCORE SPI-4.2 (POS-PHY L4) v6.0.1- RDClk_P pinout of VP30 (East side) generated by Core Generator is different than SPW's Description General Description When using SPI-4.2 core for 2VP30 with I/O on Bank 2 & 3 (East Side), you might receive following error when runnin...
现在,除非我将输入时钟频率设置为 1MHz,然后我甚至可以获得 250kHz 的输出流,否则我无法让 SPICLK 从串行模块中出来。 如果我把它设置为任何其他频率,SS 和 MOSI 都能正常工作但是 SCLK 是平线的。 我可以使用 SCLK Hi 或 Lo 将模式设置为启动/静态,因此我知道该组件正在驱动 SCLK 系列。 我尝试过各种时...