set_output_delay –min {-Thd_ext + Td_ext_min} 至于为什么不写成(Thd_ext – Td_ext_min),是为了计算时与max一致。在验证建立时间是否满足时,在Latch确定了的情况下,需要Latch减去max得到Data Required Time。在验证保持时间时,为了计算一致,希望也用Latch减去min来得到Data Required Time,而这时Required的计...
set_output_delay –min {-Thd_ext + Td_ext_min} 至于为什么不写成(Thd_ext – Td_ext_min),是为了计算时与max一致。在验证建立时间是否满足时,在Latch确定了的情况下,需要Latch减去max得到Data Required Time。在验证保持时间时,为了计算一致,希望也用Latch减去min来得到Data Required Time,而这时Required的计...
set_output_delay -max delay_vaule : delay_vaule 数值越大,对自身的约束越严格,对外部的要求越宽松,本质上是对setuptime的约束。 set_output_delay -min delay_vaule : delay_vaule 可以是负值,delay_vaule 数值越小,需要自身的延时(Tclk2q+Tc1)越大,本质上是对hold time的约束。delay_vaule 为0 表示要...
set_output_delay –min {-Thd_ext + Td_ext_min} 至于为什么不写成(Thd_ext – Td_ext_min),是为了计算时与max一致。在验证建立时间是否满足时,在Latch确定了的情况下,需要Latch减去max得到Data Required Time。在验证保持时间时,为了计算一致,希望也用Latch减去min来得到Data Required Time,而这时Required的计...
时钟与数据在PCB上的传输延迟一致: Input delay max = T – Tsu; Input delay min = Th; 当时钟与数据到达FPGA的延时不一致时,计算公式如下: Input_delay_min = Th_min+ (T_data_max -T_clk_min) Input_delay_max = T-Tsu_max+ (T_data_min -T_clk_max) ...
-max/min 指定input delay的最大值和最小值,分别用于STA的setup check和hold check计算。 -clock_fall 如果外部时钟是下降沿发送数据,需要指定该参数,让工具进行下降沿check。默认都是进行上升沿check的。 常用70%设置 input delay最常用的设置是对一组信号设置为采样时钟的70%.例如APB总线的输入时钟是apb_clk,对...
set_output_delay -add_delay -max -clock [get_clocks {CLK_OUT_48}] 13 [get_ports {N_SLWR}] set_output_delay -add_delay -min -clock [get_clocks {CLK_OUT_48}] -4 [get_ports {N_SLWR}] set_output_delay -add_delay -max -clock [get_clocks {CLK_OUT_48}...
双沿时钟的约束,对上升沿和下降沿都需要进行约束 create_clock -name clk_ddr -period 6 [get_ports DDR_CLK_OUT] set_output_delay -clock clk_ddr -max 2.1 [get_ports DDR_OUT] set_output_delay -clock clk_ddr -max 1.9 [get_ports DDR_OUT] -clock_fall -add_delay set_output_delay -clock...
2.8 Max/Min Min/Max中Min为最小时延值,作用于hold/removal,Max为最大时延值,作用于setup/recovery分析,如果Min/Max都未选择,表示最大时延和最小时延值相等,该延时值同时引用到setup/hold分析中。 以set_input_delay -clock [get_clocks clk1] -min -network_latency_included 1.0 [get_ports in]约束为例,...
In Altera AN433, set_output_delay can have a -ve value for -max delay depending on the approach taken for source synchronous outputs. In fact they recommend this approach - so called "maximum data invalid method" Whilst I can understand that an external delay may be negative i.e. data...