延时值Delay Value可设置正值或负值,并且设为正值或负值在set_input_delay/set_output_delay中表现不同,set_input_delay中的设置input delay值直接添加到Data Path的最前段,可理解为此段即为正常路径的Source Clock Path 再看output delay,延时值output delay添加到Destination Clock Path,约束为2ns,分析时为-2ns,...
set_output_delay –min {-Thd_ext + Td_ext_min} 至于为什么不写成(Thd_ext – Td_ext_min),是为了计算时与max一致。在验证建立时间是否满足时,在Latch确定了的情况下,需要Latch减去max得到Data Required Time。在验证保持时间时,为了计算一致,希望也用Latch减去min来得到Data Required Time,而这时Required的计...
/set_output_delay约束,set_max_delay/set_min_delay通常用于约束输入端口和输出端口间的纯组合逻辑路径。 set_max_delay另一个常用的场景是没有时钟关系的异步信号,但需要设置最大时延。两个异步时钟路径可以使用set_clock_group或set_false_path,从而不会进行时序分析。当异步时钟间的设计合理,如FIFO中的两级同步...
延时值Delay Value可设置正值或负值,并且设为正值或负值在set_input_delay/set_output_delay中表现不同,set_input_delay中的设置input delay值直接添加到Data Path的最前段,可理解为此段即为正常路径的Source Clock Path 再看output delay,延时值output delay添加到Destination Clock Path,约束为2ns,分析时为-2ns,...
max 正值尽量大 set_output_delay -max delay_vaule : delay_vaule 数值越大,对自身的约束越严格,对外部的要求越宽松,本质上是对setuptime的约束。 set_output_delay -min delay_vaule : delay_vaule 可以是负值,delay_vaule 数值越小,需要自身的延时(Tclk2q+Tc1)越大,本质上是对hold time的约束。delay_va...
set_output_delay –max {Td_max + Tsu_ext} 考虑外部寄存器的保持时间,可得: Launch + uTco + Td_in + Td_ext + Tsrc = Latch + Thd_ext 假如Td_in为Td_in_min,最糟糕的情况是Td_ext亦为最小。SDC对输出是min的定义如下: set_output_delay –min {-Thd_ext + Td_ext_min} ...
set_output_delay -add_delay -max -clock [get_clocks {CLK_OUT_48}] 4 [get_ports {DATA_OUT[14]}] set_output_delay -add_delay -min -clock [get_clocks {CLK_OUT_48}] -5 [get_ports {DATA_OUT[14]}] set_output_delay -add_delay -max -clock [get_clocks {CL...
set_output_delay -add_delay -max -clock [get_clocks {CLK_OUT_48}] 4 [get_ports {DATA_OUT[14]}] set_output_delay -add_delay -min -clock [get_clocks {CLK_OUT_48}] -5 [get_ports {DATA_OUT[14]}] set_output_delay -add_delay -max -clock [get_clocks {CL...
set_input_delay -clock clk -max 2 [get_ports A] 这条命令设置了输入信号A的最大建立时间为2ns,确保信号A在时钟边沿之前至少保持2ns。 2. set_output_delay: 同样,为了确保信号A在时钟边沿之后保持一段时间,我们可以使用set_output_delay命令进行设置。
set_input_delay/ set_output_delay 在与时钟选项定义的时钟相关的输入port上定义data arrival TIme,可将输入延时定义与上升沿或下降沿相关。 如果输入延时与简单的生成时钟相关,到生成时钟的clock arrival time要加到data arrival time上。 输入延时可以定义与时钟网络中的port相关,到参考port的clock arrival time要加...