1.verilog综合属性设置:(*MAX_FANOUT=50*)reg test; 这里的综合属性必须设置在要降低扇出的寄存器前面,否则一定不会按照设计者意综合。这种方法缺点是不能作用于IP核内部的某个信号。 2.set_property MAX_FANOUT 50[get_nets{test}]或者 set_property MAX_FANOUT 50[get_cells{