-max 和 -min:分别表示pad引脚时相对于时钟边沿的最大延迟和最小延迟值。 -add_delay:表示在时钟下降沿添加延迟。 2. 约束类型 最大延迟(Max):用于setup/recovery分析,表示输入数据到达的最晚时间。 最小延迟(Min):用于hold/removal分析,表示输入数据到达的最早时间。 3....
set_input_delay-clockclk-max2.1[get_portsdata_in] set_input_delay-clockclk-max2.5[get_portsdata_in]-add_delay 但其实,第一行也是无效的,因此2.5比2.1要大,如果满足2.5了,那一定满足2.1。 因此,-add_delay参数一般都是用于双沿采样的场景: set_input_delay-clockclk-max2.1[get_portsdata_in] set_i...
set_input_delay -clock clk -max 2.1 [get_ports data_in] set_input_delay -clock clk -max 2.5 [get_ports data_in] -add_delay 但其实,第一行也是无效的,因此2.5比2.1要大,如果满足2.5了,那一定满足2.1。 因此,-add_delay参数一般都是用于双沿采样的场景: set_input_delay -clock clk -max 2.1...
-clock_fall :指明外部寄存器用该时钟的下降沿采样数据;常用于DDR接口 -add_delay:指明还有另一个外部寄存器与该端口相连;常用于DDR接口
set_output_delay -clock { clk_in } -add_delay 2.000 [get_ports data_out] 重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现...
2.9 Add delay information to the existing delay Add delay information to the existing delay勾选表示如果设置约束的端口已经存在约束延时,新增加的约束不会覆盖旧的,不勾选则覆盖旧的约束。 1)端口in上同时两条set_input_delay,但都没有add参数,约束生效遍历到第二条时,因没有-add_delay参数,因此后一条覆盖...
set_input_delay -add_delay -rise -max -clock clk_in 1.500 [get_ports async_rst] set_input_delay -add_delay -rise -min -clock clk_in 1.500 [get_ports async_rst] set_input_delay -add_delay -fall -max -clock clk_in 1.500 [get_ports async_rst]...
set_input_delay -clock [get_clocks adc_dco_clk] -max -add_delay 1.512 [get_ports i_data_ch0_p] 编译分析STA结果: 本次时钟路径:IBUFDS→BUFIO→ISERDESE 差分时钟经过IBUFDS变为单端,经过IOB中的BUFIO送入ISERDESE。 本次数据路径:IBUFDS→ISERDESE 差分数据经过IBUFDS变成单端送入ISERDESE。
set_output_delay -clock { clk_in } -add_delay 2.000 [get_ports data_out] 重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现...
create_clock -add -name {Ext_LVDSClkA} -period 16.666 -waveform {0 7.142} [get_ports {LVDS_A_CK}] create_clock -add -name {Ext_LVDS_fast_ClkA} -period 4.761 -waveform {0 2.380} create_generated_clock -name {Int_PCLKA} -divide_by 1 -multiply_by 1 -phase 0 -source ...