该时钟双沿采样,在时钟边沿到来后,结合output_delay的最大最小延迟的定义,可以知道: 最大延迟为Tsetup 最小延迟为-Thold 但需要注意的是,输出延迟的时钟位置,一般输出时钟都会经过一级BUFG,再作为数据的随路时钟输出,那我们就需要在输出的pad上先create_generate一个时钟,然后output delay是相对于该时钟进行的。 im
对应的约束如下: set_output_delay -clock [get_clocks {clk}] -min -add_delay -1.0 [get_ports {led[*]}] 可以看出,对于源同步系统,output delay其实就是下游器件的建立时间和保持时间的要求。 Examples 1.输出数据比时钟延迟3ns的delay: create_clock -name clk -period 10 [get_ports clk_in] set_...
延时值Delay Value可设置正值或负值,并且设为正值或负值在set_input_delay/set_output_delay中表现不同,set_input_delay中的设置input delay值直接添加到Data Path的最前段,可理解为此段即为正常路径的Source Clock Path 再看output delay,延时值output delay添加到Destination Clock Path,约束为2ns,分析时为-2ns,...
Min/Max中Min为最小时延值,作用于hold/removal,Max为最大时延值,作用于setup/recovery分析,如果Min/Max都未选择,表示最大时延和最小时延值相等,该延时值同时引用到setup/hold分析中。 以set_input_delay -clock [get_clocks clk1] -min -network_latency_included 1.0 [get_ports in]约束为例,clk1的同步路径...
重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现为对setup和hold时间的影响。
set_output_delay 用于数据输出端口,调节数据输出与时钟输出的相位关系。 当FPGA内部送出数据给外部器件的时,也应该有两个时钟launch clock 与latch clock,前者负责将数据从内部寄存器中送出,后者要在setup 与hold都满足的条件下,将数据锁入外部寄存器。在这个过程中,就是要保证在时钟到来时数据准备好,并让时钟有足...
set_output_delay -max delay_vaule : delay_vaule 数值越大,对自身的约束越严格,对外部的要求越宽松,本质上是对setuptime的约束。 set_output_delay -min delay_vaule : delay_vaule 可以是负值,delay_vaule 数值越小,需要自身的延时(Tclk2q+Tc1)越大,本质上是对hold time的约束。delay_vaule 为0 表示要...
Delay value already includes latencies of the specified clock:设置延时值是否包含指定时钟(包括源时钟,网络时钟,源时钟/网络时钟)的潜在因素 Rise/Fall:指定约束信号相对时钟约束的延时边沿,可为上升沿rise或下降沿fall Min/Max:Min为最小时延值,作用于hold/removal,Max为最大时延值,作用于setup/removal,如果Min/...
set_input_delay -clock clk_ddr -min1.1[get_ports DDR_IN]-clock_fall -add_delay 具体案例 比如某器件手册的输出时钟与数据的setup和hold要求如下图: image-20220904232921974 该时钟双沿采样,在时钟边沿到来后,结合input_delay的最大最小延迟的定义,可以知道: ...
set_output_delay 是设置输出端⼝到数据采集处的延迟。DC 会根他来计算留给内部逻辑的时间。▋▎我的理解 下⾯的式⼦中，除了⽤来描述芯⽚内部的时间参数以外都属于input delay/output delay. max条件 T > clk_q_delay + internal_logic_delay + external_logic_delay + setup_time min条件 hold_time...