RMII收发使用2位数据进行传输,收发时钟均采用50MHz时钟源。信号定义如下: 其中CRS_DV是MII中RX_DV和CRS两个信号的合并,当物理层接收到载波信号后CRS_DV变得... Independant Interface),精简GMII接口。相对于GMII相比,RGMII具有如下特征: 发送/接收数据线由8条改为4条TX_ER和TX_EN复用,通过TX_CTL传送RX_ER...
接收器: ◇ RXCLK——接收时钟信号(从收到的数据中提取,因此与GTXCLK无关联) ◇ RXD[7..0]——接收数据 ◇ RXDV——接收数据有效指示 ◇ RXER——接收数据出错指示 ◇ COL——冲突检测(仅用于半双工状态) 管理配置 ◇ MDC——配置接口时钟 ◇ MDIO——配置接口I/O 管理配置接口控制PHY的特性。该接口有...
其连接关系如图1所示，包含22根线，其中TX_EN、TX_ER以及TXD<7:0>等信号均与TX_CLK保持同步。同样，RX_DV、RX_ER等信号也各自有其独特的作用。图1展示了GMII接口的原理框图，其中RXD<7:0>这些信号是同步于RX_CLK的。值得注意的是，CRS和COL这两个信号仅在半双工模式下使用，在常规设计中可能不会涉及。此...
TXD1 发送数据位1 MAC → PHY RX_ER 接收错误 PHY → MAC RXD0 接收数据位0(最先传输) PHY → MAC RXD1 接收数据1 PHY → MAC CRS_DV 载波和接收数据有效 PHY → MAC MDIO 管理数据 双向 MDC 管理数据时钟 MAC → PHY 其中CRS_DV是MII中RX_DV和CRS两个信号的合并,当物理层接收到载波信号后CRS_D...
1、要求同方向的时钟数据严格等长,即TX_EN, TX_ER, TXD<7:0>这些控制/数据信号与TX_CLK等长;RX_DV, RX_ER, RXD<7:0>这些控制/数据信号与RX_CLK等长。一般设计中,要求控制/数据信号与时钟信号的长度差不大于1cm(约0.1ns)。 2、要求信号的发送端(包括时钟/数据/控制信号)串接33欧姆电阻以减小反射,提高...
RX_ER与RX_DV复用,通过RX_CTL传送 1 Gbit/s速率下,时钟频率为125MHz 100 Mbit/s速率下,时钟频率为25MHz 10 Mbit/s速率下,时钟频率为2.5MHz 信号定义如下: 虽然RGMII信号线减半,但TXC/RXC时钟仍为125Mhz,为了达到1000Mbit的传输速率,TXD/RXD信号线在时钟上升沿发送接收GMII接口中的TXD[3:0]/RXD[3:0],...
RX_ER接收错误PHY → MAC RXD0接收数据位0(最先传输)PHY → MAC RXD1接收数据1PHY → MAC CRS_DV载波和接收数据有效PHY → MAC MDIO管理数据双向 MDC管理数据时钟MAC → PHY 其中CRS_DV是MII中RX_DV和CRS两个信号的合并,当物理层接收到载波信号后CRS_DV变得有效,将数据发送给RXD。当载波信号消失后,CRS_...
RX_ER:接收错误信号线,由 PHY 驱动,向 MAC 控制器报告在帧某处检测到错误。 RMII接口 RMII接口示意图如下: 与MII接口相比区别如下: 1.接受数据线和发送数据线由4根变成了2根。 2.MII的CRS 和 RX_DV整合成RMII的CRS_DV 信号线。 3.没有了COL冲突检测信号。
◇ RXER——接收数据出错指示 ◇ COL——冲突检测(仅用于半双工状态) 管理配置 ◇ MDC——配置接口时钟 ◇ MDIO——配置接口I/O 管理配置接口控制PHY的特性。该接口有32个寄存器地址,每个地址16位。其中前16个已经在“IEEE 802.3,2000-22.2.4 Management Functions”中规定了用途,其余的则由各器件自己指定。
MII_RX_ER:接收错误信号。该信号必须保持一个或多个周期 (MII_RX_CLK),从而向MAC 子层指示在帧的某处检测到错误。该错误条件必须通过 MII_RX_DV验证。 MII_RX_DV:接收数据有效信号。该信号表示 PHY 当前正针对 MII 接收已恢复并解码的半字节。该信号必须与恢复帧的头半字节进行同步 (MII_RX_CLK),并且一直...