同时服务器上PCIe 接口,M.2接口,CPU的BCLK等都需要REFCLK 100Mhz。 时钟方案:由于服务器上对PCIe REFCLK的需求数量接近40多,最经济的方案就是选择clock generator+clock buffer形式。在此项目中clock generator采用瑞萨的9SQ440,此clock gen支持PCIe Gen5的jitter要求。clock buffer采用瑞萨的9QXL2001,其附件相位抖动...
当PCIe设备作为Add-in卡连接在PCIe插槽时,可以直接使用PCIe插槽提供的REFCLK+和REFCLK-信号,也可以使用独立的参考时钟,只要这个独立的参考时钟满足100Mhz±300ppm的要求即可。 4、WAKE# 当PCIe设备进入休眠状态,主电源已经停止供电时,PCIe设备使用该信号向处理器系统提供唤醒请求,使处理器系统为该PCIe设备提供主电源Vcc。
REFCLK#是PCIe设备开始数据传输的先决条件，PCIe设备通过使用REFCLK#提供的100 MHz外部参考时钟(Refclk)，用于协调在两个PCIe设备间的数据传输。PCIe链路在初始状态时，需要检测对端设备是否存在，然后才能进行链路训练。所有PCIe设备通电并提供参考时钟信号后在每个通道上将拥有接收器检测(Receiver Detection）电路，该电路将...
芯片级PCIe接口通过是1 lane的差分串行线连接,主要信号包括复位、参考时钟Refclk以及收发差分串行SerDes信号,复位信号较为简单,PCIe规范没有特殊要求,本文重点讨论Refclk与SerDes信号要求与测试。 参考时钟Refclk± 关于PCIe参考时钟, PCIe Base 2.1规范中没有对Refclk的电气特性有明确说明,只是在4.3.7章节说明对于2.5GT/...
PCI规范要求接口板上时钟线长<=2.5",其他线长<=1.5",我们一般要求时钟线长=2.5",其他线长<1.5"。钟线长约束为2.5"是为了使系统稳定好算,俗话说,定个规矩大家都好办。 尽管接口板内的线长比较短,但总长可以达到十几英寸。 AD线长 = 最长的一根 + N英寸 的延迟 <= 2ns ,其中N是允许你走的长度范围;AD线...
对于该REFCLK,协议规范要求为100MHz(HCSL电平),PCIE Gen1~Gen4 下要求收发端REFCLK精度在 ±300 ppm 以内,Gen5 要求频率稳定性 ±100 ppm。依据此方案对外部参考时钟的时钟源要求较高,故便有了SRIS 外部独立时钟的方案。 Symbol 5(Training Control):发送TS1和TS2顺序集的设备使用此符号来传递附加信息,详细描述...
随着PCIe数据传输速率的不断提高，对PCIe参考时钟（PCIeREFCLK）的性能要求也越来越高。在从PCIe GEN4向GEN5/GEN6演进的过程中，设计者必须关注几个关键因素。首先，时钟抖动（Jitter）的容忍度日益严格，不同PCIe速率下对抖动的要求各异。例如，PCIe GEN5在common clock架构下，规定RMS抖动需小于150fs。...
在实际应用中，时钟抖动（Jitter）的要求越来越严格。对于不同PCIe速率，时钟抖动的要求不同。例如，PCIe GEN5在common clock架构下，对RMS jitter的要求小于150fs。选择时钟方案时，需要考虑时钟发生器（clock generator）和缓冲器（clock buffer）的抖动参数。例如，瑞萨的9SQ440时钟发生器和瑞萨的9QXL2001...