同时服务器上PCIe 接口,M.2接口,CPU的BCLK等都需要REFCLK 100Mhz。 时钟方案:由于服务器上对PCIe REFCLK的需求数量接近40多,最经济的方案就是选择clock generator+clock buffer形式。在此项目中clock generator采用瑞萨的9SQ440,此clock gen支持PCIe Gen5的jitter要求。clock buffer采用瑞萨的9QXL2001,其附件相位抖动...
芯片级PCIe接口通过是1 lane的差分串行线连接,主要信号包括复位、参考时钟Refclk以及收发差分串行SerDes信号,复位信号较为简单,PCIe规范没有特殊要求,本文重点讨论Refclk与SerDes信号要求与测试。 参考时钟Refclk± 关于PCIe参考时钟, PCIe Base 2.1规范中没有对Refclk的电气特性有明确说明,只是在4.3.7章节说明对于2.5GT/...
PCIe插槽参考时钟其频率范围为100Mhz±300ppm,处理器系统需要为每一个PCIe插槽 、MCH、ICH和Switch提供参考时钟。 当PCIe设备作为Add-in卡连接在PCIe插槽时,可以直接使用PCIe插槽提供的REFCLK+和REFCLK-信号,也可以使用独立的参考时钟,只要这个独立的参考时钟满足100Mhz±300ppm的要求即可。 WAKE# 当PCIe设备进入休眠状...
如上图所示,时钟线长度要求根根相等,至于在主板上还是接口板上绕线,自己选择,不要自找麻烦使其不相等。 剩下的其他PCI线不一定等长,只要总延迟<=2.5ns即可。 PC主板有两条线难布:PCI和SDRAM(DDR)线。如果自己不计算好PCI线长,留给内存的margin(空白,就是时序调整余地)很少,兼容性差,而PC主板的兼容性却要求...
REFCLK#是PCIe设备开始数据传输的先决条件，PCIe设备通过使用REFCLK#提供的100 MHz外部参考时钟(Refclk)，用于协调在两个PCIe设备间的数据传输。PCIe链路在初始状态时，需要检测对端设备是否存在，然后才能进行链路训练。所有PCIe设备通电并提供参考时钟信号后在每个通道上将拥有接收器检测(Receiver Detection）电路，该电路将...
2.1. REFCLK-/REFCLK+ (required)。 概述:系统主板提供的100Mhz参考时钟,同源模式时,设备需要参考该时钟;独立时钟模式下,device可以参考独立时钟源,不需要参考REFCLK。 2.1.1. REFCLK-/REFCLK+设计注意事项: a, 单端压摆是0V-0.7V, REFCLK是低压摆差分时钟,low voltage swing / differential clocks。
而内部PLL的参考时钟则源自外部提供的REFCLK，该时钟必须符合严格的频率稳定性要求。对于REFCLK，协议规范要求其为100MHz（HCSL电平），并且在PCIE Gen1~Gen4下，收发端的REFCLK精度需维持在±300 ppm以内；至于Gen5，则要求频率稳定性达到±100 ppm。鉴于外部参考时钟的严格需求，SRIS方案应运而生，旨在提供更加稳定可靠...
PCIe卡的REFCLK是一种类LVDS信号(即Low Voltage Swing,Differential Clocks),其单端摆幅为0~0.7V,时钟频率为100MHz,精度为±300ppm。对于支持扩频时钟(Spread Spectrum Clocking,一种降低系统EMI的手段)的系统,正向综合精度为300ppm+2500ppm=2800ppm。即-300ppm~2800ppm。REFCLK的详细DC Spec和AC Timing要求如下表所...