从你所贴的代码，在首行附近没看出实际的错误。可能你所贴的，和modelsim看到的不是一个东西。根据经验，这种问题的发生，都是不小心混入“全角字符”，尤其是“全角空格”的原因。尝试做如下操作：进入编辑器，在首行末尾“;”之后，删除一切不可见的可能的字符。如果采用vim之类的编辑器，可以输入如下命...
ENModelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，...
意外的'='，应为标识符或TYPE_IDENTIFIER或NETTYPE_IDENTIFIEREN为了防止在 Linux 系统中意外删除一些重要...
(vlog-13036) D:/LHCb/Arria10Tests/fifoTest/fifoTest1TB.vhd(1): near "--": Operator only allowed in SystemVerilog.# ** Error: (vlog-13069) D:/LHCb/Arria10Tests/fifoTest/fifoTest1TB.vhd(1): near "--": syntax error, unexpected -...
# ** Error: ./../../altera_fft_ii_161/sim/mentor/hyper_pipeline_interface.v(38): (vlog-2163) Macro `<protected> is undefined. # ** Error: (vlog-13069) ./../../altera_fft_ii_161/sim/mentor/hyper_pipeline_interface.v(38): syntax error in protected region. # # *...
首先,确保你已经打开了 Modelsim 软件,并且已经加载了你的 Verilog 代码文件和测试文件。 在Modelsim 的命令行界面中,输入以下命令来编译和加载你的代码文件和测试文件:vlog <Verilog文件名>.v vlog <测试文件名>.v 确保编译和加载过程中没有出现错误。如果有错误,需要先解决这些错误,然后重新执行上述命令。 ...
(vlog-13069) D:/LHCb/Arria10Tests/fifoTest/fifoTest1TB.vhd(1): near "--": syntax error, unexpected --, expecting class.# End time: 19:29:03 on Jul 02,2018, Elapsed time: 0:00:00# Errors: 2, Warnings: 0# ** Error: C:/intelFPGA_pro/18.0/modelsi...
Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使...
(vlog-13069) D:/LHCb/Arria10Tests/fifoTest/fifoTest1TB.vhd(1): near "--": syntax error, unexpected --, expecting class.# End time: 19:29:03 on Jul 02,2018, Elapsed time: 0:00:00# Errors: 2, Warnings: 0# ** Error: C:/i...
(vlog-13069) D:/LHCb/Arria10Tests/fifoTest/fifoTest1TB.vhd(1): near "--": syntax error, unexpected --, expecting class.# End time: 19:29:03 on Jul 02,2018, Elapsed time: 0:00:00# Errors: 2, Warnings: 0# ** Error: C:/i...