图:MIPI D-PHY板级测试连接 为了提高测试的效率,测试中推荐采用 4 支探头分别连接 clk+/clk- 和 data+/data- 信号进行测试,之所以每个差分对需要两个探头进行测试是因为在 D-PHY 的信号线上HS和LP两种模式并且这两种模式端接方式不同,仅仅使用一个差分探头测试无法满足DUT工作要求。对于有多条数据 Lane 的...
从图中可以看出,MIPI-DSI接口的显示流程可以分为两个部分: D-PHY:这是CSI-2和DSI协议使用的源同步物理层,负责处理物理和电气方面的通信。Display Serial Interface (DSI):这是处理器和外设之间的接口,它基于MIPI联盟现有的规范建立。 本篇文章将首先介绍D-PHY的工作原理。 链路基础知识 MIPI规范在讨论基于CSI-2...
接下来结合上面的时序图和下面的表格,我们来分析一下Clk Lane在切换高速和低功耗模式时的步骤,首先是进入低功耗模式的步骤如下:1.Clk lane处于交错高速信号HS-0和HS-1的状态2.最后一个数据通道也进入低功耗状态了 3.Clk lane在以上状况下依然保持高速时钟状态一段时间,时间长度为Tclk-post,并最后以HS-0状态结...
ULPS CLK: Ultra Low Power State 时钟信号,用于设备进入低功耗状态 ULPS DATA: Ultra Low Power State 数据线 2.C-PHY接口定义 C-PHY是MIPI总线的新一代接口,支持更高的数据传输速率和更节能的设计。与D-PHY不同,C-PHY共有22个引脚,其中4个是时钟引1脚。下面是C-PHY接口中的引脚定义: CLKIN:输入时钟,...
测试中推荐采用 4 支探头分别连接 clk+/clk- 和 data+/data- 信号进行测试，对于有多条数据通道的情况，可以每条通道分别测试。MIPI 模组或芯片的测试可以根据MIPI 协会推荐的方法设计评估板 TVB（Test Vehicle Board）把信号输出转换成标准的 SMA 接口输出， 并结合协会提供的 RTB（Reference Termination Board）...
C-PHY与D-PHY在结构上的显著差异体现在接线方式上。C-PHY采用三根线一组进行传输，摒弃了先前使用的差分对。观察两种协议的6线连接图，我们会发现D-PHY以一组clk lane伴随两组data lane的方式构成，而C-PHY则以3根线作为一个lane，6线配置中实际上使用了2个lane。值得注意的是，C-PHY的接线中不存在cik线，...
发送端应确保在传输的第一个数据bit期间发送时钟的上升沿,以便接收端在时钟上升沿对第一个数据bit进行采样,在下降沿对第二个数据bit进行采样。下图为Data-Clock 时序示意图及规格: 另外补充一下,标准的第六章结尾表格中包括除了第十章CLK信号本身时序以外的其他所有全局时序参数标准,可供波形分析时参考。
CLK LANE切换LP-TX驱动模块至HS-TX驱动模块,并保持HS0一段时间clk-zero; CLK LANE保持HS模式一段时间Tclk-pre后。Data Lane也开始启动SOT切换程序,随后开始HS数据传输。 以上所有时序中的时间要求,均可在MIPI D-PHY标准或SERDES手册中查到。 Initialization ...
MIPI D-PHY信号一致性测试主要涉及物理层和协议层的验证,基于D-PHY v1.2/v2.1规范,核心项目包括: 物理层测试(Tx/Rx) 高速模式(HS) 时序参数:HS Entry/Exit时序(如THS-PREPARE、THS-TRAIL)、时钟与数据对齐(Tskew)、上升/下降时间(tR/tF)。 电气特性:差分电压(VOD)、共模电压(VCMTX)、单端高电平(VOHHS)...
测试中推荐采用 4 支探头分别连接 clk+/clk- 和 data+/data- 信号进行测试,对于有多条数据通道的情况,可以每条通道分别测试。MIPI 模组或芯片的测试可以根据MIPI 协会推荐的方法设计评估板 TVB(Test Vehicle Board)把信号输出转换成标准的 SMA 接口输出, 并结合协会提供的 RTB(Reference Termination Board)进行信号...