为了提高测试的效率,测试中推荐采用 4 支探头分别连接 clk+/clk- 和 data+/data- 信号进行测试,之所以每个差分对需要两个探头进行测试是因为在 D-PHY 的信号线上HS和LP两种模式并且这两种模式端接方式不同,仅仅使用一个差分探头测试无法满足DUT工作要求。对于有多条数据 Lane 的情况,可以每条 Lane 分别测试。
波形大概是data lane会在blanking时切换到LP,而在该连续模式下clk lane不会在blanking时随着data lane切换到LP,会一直保持在300mV。但是该sensor由于在帧间(也就是Vblanking时)会重启mipi,因此clk lane只有在帧间电平会上升,在hblanking时会一直处在300mV,不会随clk lane进入LP。clk lane的话在hblanking以...
input wire clk; input wire clk_s; input wire init; input wire reset; input ...
Ultra-Low Power State entry command: 00011110 是差分传输,读取方法和上面提到的clk是一样的,需要注意的是Dp和Dn如果同时是高电平或同时是低电平的时候是无效数据,这个时候大概对应的是clk正弦的峰值,只有其中一个是高一个是低才是有效的差分数据。 总结: 对应于同步信号完成并串转换; *HS 状态为高速低压差分信...
2.hs-settle为mclk/8 *n(这个n表示配置几个clk,对应code的话配置这个mipi_dev_attr_s->dphy) 当hs-settle的时间太长会压到data中的“sync code”,那么就会出现sync code parse不到,出现ecc err. 又或者从data中parse到一个假的“sync code”,那么最后就会出现数据不太对,出现ecc err. ...
从逻辑分析仪得到波形,一致性。 设备测试图片如下,按键可以切换MIPI测试图案。 二:lattice crosslink测试方案 直接用MIPI DPHY的IP设定要求 设定DSI模式,MIPI LANE的速率。PHY参考时钟。 latticemipi latticemipi_inst ( .clk_txhsen(phy_clk_hsen),
status 是 vin 驱动的总开关,对应的是 media 设备,使用 vin 时必须设为 okay; vind0_clk 是 vin 模块的时钟,实际使用时可以根据 sensor 的帧率和分辨率来设置; vind0_isp 是 isp 模块时钟,实际使用时可以根据 sensor 的帧率和分辨率来设置; vind0_clk 表示 csi clk,计算公式:帧率 x (vts)x (hts)x 1...
不连续发送的波形,可以看到很多LP_CLK_OE上拉 连续时则没有。 六、问题分析 (1)如果是不连续的话由于时钟是不连续的,所以通过逻辑分析仪抓取数据会出现明显的错误,这个是可以理解的。那要怎么分析数据,这里有个歪点子,因为是自环,所以发送时钟与接收时钟是同尖的。所以用发送时钟去抓取接收数据,事实证明很好用。
从逻辑分析仪得到波形,一致性。 设备测试图片如下,按键可以切换MIPI测试图案。 二:lattice crosslink测试方案 直接用MIPI DPHY的IP设定要求 设定DSI模式,MIPI LANE的速率。PHY参考时钟。 latticemipi latticemipi_inst(.clk_txhsen(phy_clk_hsen),.clk_txhsgate(phy_clk_gate),.clk_txlpen(mipi_lpclk_en),....
CLK的模式转换时序 数据信号LP,HS,ClK模式转换和时序参数 上图为Data的模式转换时序参数波形图 Data和CLK的时序关系 Data以源同步的机制进行信号传输,在发射端Data和CLK有一定skew的要求,接收端Data和CLK要有一定的建立保持时间的要求,详见下表要求 示波器软件通过CLK和Data重建Data眼图,通过直方统计图测量左右两个交叉...