.ui_clk (ui_clk), // output ui_clk .ui_clk_sync_rst (ui_clk_sync_rst), // output ui_clk_sync_rst .app_wdf_mask (app_wdf_mask), // input [31:0] app_wdf_mask // System Clock Ports .sys_clk_i (clk400), // Reference Clock Ports .clk_ref_i (clk400), .sys_rst (rst...
.ui_clk_sync_rst (ui_clk_sync_rst), // output ui_clk_sync_rst .app_wdf_mask (app_wdf_mask), // input [31:0] app_wdf_mask // System Clock Ports .sys_clk_i (clk400), // Reference Clock Ports .clk_ref_i (clk400), .sys_rst (rst_n) // input sys_rst ); endmodule ddr...
因为PHY to Controller Clock Ratio为4:1,所以MIG核输出的ddr3_ui_clk时钟是400MHz进行四分频后得到的100MHz时钟。ddr3_ui_clk_sync_rst为低电平时,表示ddr3_ui_clk时钟已稳定,可以使用。 PLL Input Clock Period(sys_clk_i)为200MHz: sys_clk_i和clk_ref_i都配置为No Buffer,然后在代码中都共用同一个...
FPGA外接的晶振大小为50MHz,DDR3内存的驱动频率(ddr3_ck_p和ddr3_ck_n)为400MHz。选用的DDR3内存型号为MT41K128M16,内存容量为256MB。 首先用Clocking Wizard配置时钟,由50MHz倍频到200MHz,作为MIG的系统时钟(sys_clk_i)和参考时钟(clk_ref_i)。 用MMCM倍频,输入的时钟为50MHz: 输出的时钟为200MHz: ...
ui_clk_sync_rst是MIG IP提供的同步复位信号，当其为高电平时，用户侧将进行同步复位。init_calib_complete是DDR控制器发出的信号，表示DDR3芯片的初始化和校准已完成。一旦该信号为高，用户即可开始对DDR3进行数据的读写操作。此外，还有几个本地接口维护命令信号，如app_sr_req、app_sr_active、app_ref_req、...
n. ui_clk:这是UI的输出时钟。它必须是输出到外部SDRAM的时钟频率的一半或四分之一,这取决于在GUI中选择的2:1或4:1模式。 o. init_calib_complete:校准完成后,PHY将init_calib_complete置‘1’。在将命令发送到内存控制器之前,应用程序无需等待init_calib_complete。
1. 系统时钟 system_clk 系统时钟是,MIG核内部PLL倍频的输入时钟。由于参考时钟默认为200MHz,且参考时钟可以使用系统时钟;因此系统时钟通常也选择200MHz。 2. 参考时钟 ref_clk 默认为200MHz(也可能说的不对,但是目前我看到的都是200MHz) 3. DDR的工作时钟 ddr_clk ...
1.clock period:ddr芯片的时钟频率,双沿采样,2:1,4:1决定了用户时钟ui_clk。若选择2:1,就需要2个周期的写使能有效才能完成一次突发,app_wdf_end将落后app_wdf_end一个时钟周期。若选择4:1,app_wdf_wren与app_wdf_end是同步的。 2.data_width:ddr芯片的数据位宽,看可以选什么,决定了用户接口的输入数据位...
参考时钟频率基于数据速率 并注意添加MMCM以创建高于1,333 Mb / s的适当ref_clk频率。当选择No Buffer选项时,IBUF原语不会在RTL代码中实例化,并且引脚不会分配给参考时钟。)No Buffer。 ③System Reset Polarity:(可以选择系统复位(sys_rst)的极性。 如果选项选择为低电平有效,则参数RST_ACT_LOW设置为1,如果...
#create_clock -period 5 [get_ports clk_ref_i] ### NET - IOSTANDARD ### # PadFunction: IO_L5P_T0_34 set_property SLEW FAST [get_ports {ddr3_dq[0]}] set_property IN_TERM UNTUNED_SPLIT_50 [get_ports {ddr3_dq[0]}] set_property IOSTANDARD SSTL135 [get_ports...