在外部噪声的影响下,很容易使输出端Vo瞬间置于Vss之下约为0.7V,使得N+漏区(也有可能是N+]源区)向P阱注入电子,这股电子流使PNP和NPN管的正反馈增强,电流一直增强,将产生很大的破坏性,而且在去除干扰后,闸流电流也不会消除,即产生闸流效应,而且若输出端Vo置于Vdd上方,也能引P+漏极的空穴注入而引发闸流效应...
Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍;Q2是一侧面式的NPN BJT,基极为P substrate,到集电极的增益可达数十倍;Rwell是nwell的寄生电阻;Rsub是substrate电阻。以上四元件构成可控硅(SCR)电路,当无外界干扰未引起触发时,两个BJT处于截止状态,...
闩锁效应(Latch-up)原理及其抑制方法解析 一、闩锁效应:实际上是由于CMOS电路中基极和集电极相互连接的两个BJT管子(下图中,侧面式NPN和垂直式PNP)的回路放大作用形成的,在两个管子的电流放大系数均大于1时,电流在这两个管子构成的回路中不停地被放大,从而导致管子承受的电流过大而烧毁芯片的一种现象。 二、闩锁效...
与倒掺杂阱技术原理一样,外延技术也是通过降低体电阻Rpw来,防止闩锁效应形成。 外延技术:是将器件制作于重掺杂衬底上的低掺杂外延层中。重掺杂衬底提供一个收集电流的高传导路径,降低了Rpw;如果和倒掺杂阱技术同时使用又可以降低Rnw,从而更有效防止闩锁效应的形成。
4. Latch Up效应的解决方法 为了避免Latch Up效应对器件造成的影响,可以采取以下解决方法: 4.1 增加阻抗 通过增加器件内部的阻抗,可以限制电流的流动,从而减轻Latch Up效应的影响。例如,在CMOS器件中,可以通过增加衬底(substrate)的电阻来增加器件的阻抗。 4.2 使用防护结构 在器件设计中,可以采用防护结构来防止Latch ...
闩锁效应(Latch-up)原理解析 一、探讨闩锁效应:该效应本质上源于CMOS电路中,基极与集电极相连接的两个BJT管(即侧面式NPN与垂直式PNP)的回路放大机制。当这两个管子的电流放大系数均超过1时,它们构成的回路会不断放大电流,最终导致管子因承受过大电流而引发芯片烧毁的现象。
另一种情况是电源电压中如有非常快速的尖峰脉冲,则如前文所述的“dV/dt”触发SCR结构进入latch-up。 三、芯片级latch-up解决方案 前面讲到电流流过SCR结构就可能触发latch-up,因此器件级或芯片级抑制latch-up发生的方法就是让从SCR结构(见图一P1N1P2N2结构)中P1出来的空穴和从N2出来的电子尽量在N1(PNP的基区...
闩锁效应产生的原因 闩锁效应通常由于以下因素之一引起: 1.外部输入信号的过压或过电流; 2.器件自身的极限电流和电压条件下的工作; 3.环境温度异常升高。 解决闩锁效应的方法 为了解决闩锁效应,以下方法是值得注意的: 4.低电阻路径抑制:设计电路时,应尽量避免放置电流放大器以及驱动高电流负载的模块,以防止形成可能导...