用high-K材料替换SiO2,在EOT相同的情况下增大其物理厚度,会降低其栅电流的密度。 介电层 HKMG工艺 半导体业界现常用high-K介电常数介质材料HfO2来改善栅极漏电流问题。HfO2的介电常数是25,在相同的EOT条件下,HfO2的物理厚度是SiO2的数倍,然而high-k介质和多晶硅栅的兼容性不是很好。而金属栅极的使用可以解决相容性...
其中,DIBL是因为栅介质电容不足而导致电子注入势垒降低,从而使隧穿电流增大;而FIBL是漏端电场通过high-k介质渗透到沟道,从而导致注入势垒的降低,因此FIBL现象决定了high-k介质的厚度下限。然而不同于传统沉积方式的栅介质,作者认为SrTiO3薄膜与MoS2可以形成vdW界面,这可以有效抑制FIBL。从图5看到,vdW界面的形成使得源...
但高k氧化铪基栅介质较易被源漏退火步骤的热过程引起结晶化,导致较大的泄漏电流,因此高k介质金属栅模块工艺需要在源漏之后再形成,这被称为后栅(Gate Last)工艺或替代金属栅 ( Replacement Metal Gate, RMG)工艺,如图所示。 因此,高k介质(如 HfO2、HfSiOx、HfSiON)和金属栅(如TiN、TiAl、Al 或W等)模块便成...
MOS晶体管需要有较高的栅电容以把电荷吸引至沟道中。这使SiO2栅介质必须非常薄(例如在65 nm工艺中为10.5-12A, 只有4个原子层厚)。当小于这样的厚度时,栅泄漏将增加到不可接受的程度,使传统的按比例尺寸缩小不再能继续下去。我们知道简单的SiO2的介电常数k =3.9。根据等式COX = EOX / TOX,如果能找到具有较大...
针对高介电常数(high-k)和低介电常数(low-k)材料在半导体工艺中应用的不同目标进行深入探讨。概念区分：高介电常数材料通常介电常数大于3.9（对比SiO2介电常数3.9），而低介电常数材料介电常数低于3.0。选择高介电常数材料用于栅极介质，能降低等效氧化层厚度（EOT），支持更小尺寸和减小漏电流，...
MOS晶体管要求高栅电容以吸引电荷至沟道，这要求栅介质非常薄，如65nm工艺中的SiO2仅4个原子层厚。厚度小于此值会导致泄漏增加，无法按比例缩小。为解决此问题，人们引入氮形成氮氧化物栅介质，称为SiON，提供较高的介电常数k值。高K介质自2007年起进入商品制造，Intel 45nm工艺采用铪材料，其k值达20，...
High-k 电介质高介电常数(k,一个衡量材料可具有多少电荷的参数)的材料,与半导体绝缘层中使用的二氧化硅材料相比。因为high-k 栅极绝缘层比二氧化硅具有更高的透电率,因此它们也被叫做高透电层。当其厚度可与二氧化硅薄膜相比时,高介电常数 High-k 材料可...
因此为了能够很好的解决漏电问题，Intel采用了铪基High-K(高K)栅电介质+MetalGate(金属栅)电极叠层...
一种具有高介电常数栅介质叠层的槽栅增强型MISHEMT器件及其制备方法 热度: 高介电栅介质薄膜的原子层沉积技术制备、界面结构与电学性能研究 热度: 激光制备高介CaTiO3-CaTiSiO5高频介质陶瓷 Laser sintered high - frequency dielectric ceramics of CaTiO3 - CaTiSiO5 with high dielectric constant ...