所有的.v开头是module开始，写完都要结束endmodule
aError (10171): Verilog HDL syntax error at date_8to1.v(21) near end of file ; expecting an identifier, or "endmodule", or a parallel statement 错误(10171) : Verilog HDL句法错误在date_8to1.v (21)在文件尾附近; 期望标识符或者“endmodule”或者一个平行的声明 [translate] ...
错误(10170):Verilog HDL的语法错误在shifter.v附近endmodule“文本”(14);期待“;”,或“@”或“结束”,或一个标识符(“endmodule”是一个保留关键字)任务或系统,或“{”,或顺序语句 翻译结果2复制译文编辑译文朗读译文返回顶部 错误(10170):在文本附近的 shifter.v(14) 的 Verilog HDL 语法错误“en...
首先你后面的缺少一个end，不信你数一下。其次语法错误比较多，比如说你AEQB、ALEB这些都没定义，对吧。有不懂的可以追问
always内部出现多个if时，需要begin end来包住。另外，模块结尾需要endmodule
Error (10170): Verilog HDL syntax error at clkseg.v(37) near text "***"; expecting ";"解析：意思应该很简单，就是检查的时候要细心点。
always语句后面检查一下有没有一个"；"，有的话，要删掉
书上的只是范例，模块的一部分而已。建议你对语法多了解。
Error (10170): Verilog HDL syntax error at passwd.v(21) near text "if"; expecting an identifier ("if" is a reserved keyword ), or "endmodule", or a parallel statement 你得加上时序啊笨蛋
这里有问题，少个else