你的行代码有问题，key_rst <= (key1,key2,key3)。key_rst是一位数据，而你这个语句的意思是要将（key1,key2,key3）的三位数据付给key_rst。如果你是表达“与”的意思，要将“，”改为“&”或者其他的什么，根据你要实现的功能判断。
Error (10170):Verilog HDL syntax error at Verilog1.v(2) near text "74138"; expecting an identifier/*TTL module 74138*/module 74138(Y,A,G1,G2);output[7:0]Y;input[2:0]A;input G1,G2;reg[7:0]Y:wire G;assign G=G1&~G2;always@(A or G1 or G2);beginif(G)case(A)3'd0:...
这种错误一般要提供整个程序，单凭这几行无法判断错在哪里，根据本人经验，这个是最低级的错误，某句代码后面少了一个“；”。
Error (10170): Verilog HDL syntax error at clkseg.v(37) near text "***"; expecting ";"解析：意思应该很简单，就是检查的时候要细心点。
design 在verilog hdl语法中属于保留关键词，类似于begin，generate等等 换个名
问题在于你的第一句后没有加分号，就是input前面 加分号 。修改后 module fdiv(clk_in,out1,out2,out3) ;input clk_in;output reg out1,out2,out3;integer cnt1=0,cnt2=0;always@(posedge clk_in)begin if(cnt1<9)begin out2<=out2; cnt1=cnt1+1; end else begin out2=~out2;...
语法错误，第一行就出错了（也可能是第二行），可能是模块名没定义啥的。把前两行的代码贴出来看看。
所有的.v开头是module开始，写完都要结束endmodule
parameter St_Readdata =5'b00001;parameter St_Error =5'b00010;parameter St_Control =5'b00100;parameter St_Limit =5'b01000;parameter St_Duty =5'b10000;以上都是错误 parameter 声明要在 reg之前 reg只能声明，不能这么赋值 ： reg [10:0] pos_read = 11'b000000...
Error (10170): Verilog HDL syntax error at four_bit_addertb.v(11) near text "["; expecting ")" Line 11 is: four_bit_adder t1(.Cin(N_s), .A(A_s), .B(B_s), .A( C_s), .B( D_s), .A( E_s), .B( F_s), .A( G_s), .B( H_s), .S(S_s), .S(SS...