TXD/RXD以10比特为一组,以SYNC为高电平来指示一组数据的开始,在SYNC变高后的10个时钟周期内,TXD上依次输出的数据是:TXD[7:0]、TX_EN、TX_ER,控制信号的含义与MII接口中的相同;RXD上依次输出的数据是:RXD[7:0]、RX_DV、CRS,RXD[7:0]的含义与RX_DV有关,当RX_DV为有效时(高电平),RXD[7:0]上传输...
其连接关系如图1所示，包含22根线，其中TX_EN、TX_ER以及TXD<7:0>等信号均与TX_CLK保持同步。同样，RX_DV、RX_ER等信号也各自有其独特的作用。图1展示了GMII接口的原理框图，其中RXD<7:0>这些信号是同步于RX_CLK的。值得注意的是，CRS和COL这两个信号仅在半双工模式下使用，在常规设计中可能不会涉及。此...
<2>:对于同样的RX_CLK,它与TX_CLK具有相同的要求,所不同的是它是RX_DV, RXD, and RX_ER(信号方向是从PHY到RS)的参考时钟,MAC端在时钟的上升沿采样。RX_CLK是由PHY驱动,PHY可能从接收到的数据中提取时钟RX_CLK,也有可能从一个名义上的参考时钟(e.g., the TX_CLK reference)来驱动RX_CLK <3>:GMII...
<2>:对于同样的RX_CLK,它与TX_CLK具有相同的要求,所不同的是它是RX_DV, RXD, and RX_ER(信号方向是从PHY到RS)的参考时钟,MAC端在时钟的上升沿采样。RX_CLK是由PHY驱动,PHY可能从接收到的数据中提取时钟RX_CLK,也有可能从一个名义上的参考时钟(e.g., the TX_CLK reference)来驱动RX_CLK <3>:GMII...
MII数据接口总共需要16个信号,包括TX_ER,TXD,TX_EN,TX_CLK,COL,RXD,RX_EX,RX_CLK,CRS,RX_DV等。 MII以4位半字节方式传送数据双向传输,时钟速率25MHz。其工作速率可达100Mb/S。 MII管理接口是个双信号接口,一个是时钟信号,另一个是数据信号。
3.RX_ER与RX_DV复用,通过RX_CTL传送 4.1 Gbit/s速率下,时钟频率为125MHz 5.100 Mbit/s速率下,时钟频率为25MHz 6.10 Mbit/s速率下,时钟频率为2.5MHz 具体定义如下: 信号名称 描述 方向 TXC 发送时钟 MAC→PHY TX_CTL 发送数据控制 MAC → PHY
1、要求同方向的时钟数据严格等长,即TX_EN, TX_ER, TXD<7:0>这些控制/数据信号与TX_CLK等长;RX_DV, RX_ER, RXD<7:0>这些控制/数据信号与RX_CLK等长。一般设计中,要求控制/数据信号与时钟信号的长度差不大于1cm(约0.1ns)。 2、要求信号的发送端(包括时钟/数据/控制信号)串接33欧姆电阻以减小反射,提高...
RX_DV(Reveive Data Valid): 接收数据有效信号,作用类型于发送通道的TX_EN; TX_CLK:发送参考时钟,100Mbps速率下,时钟频率为25MHz,10Mbps速率下,时钟频率为2.5MHz。注意,TX_CLK时钟的方向是从PHY侧指向MAC侧的,因此此时钟是由PHY提供的。 RX_CLK:接收数据参考时钟,100Mbps速率下,时钟频率为25MHz,10Mbps速率下...
<2>:对于同样的RX_CLK,它与TX_CLK具有相同的要求,所不同的是它是RX_DV, RXD, and RX_ER(信号方向是从PHY到RS)的参考时钟,MAC端在时钟的上升沿采样。RX_CLK是由PHY驱动,PHY可能从接收到的数据中提取时钟RX_CLK,也有可能从一个名义上的参考时钟(e.g., the TX_CLK reference)来驱动RX_CLK ...
其中CRS_DV是MII中RX_DV和CRS两个信号的合并,当物理层接收到载波信号后CRS_DV变得有效,将数据发送给RXD。当载波信号消失后,CRS_DV会变为无效。在100M以太网速率中,MAC层每个时钟采样一次RXD[1:0]上的数据,在10M以太网速率中,MAC层每10个时钟采样一次RXD[1:0]上的数据,此时物理层接收的每个数据会在RXD[1...