PUDC_B:配置期间IO内部上拉使能引脚,低电平使能上拉,高电平禁止上拉,可以直连或通过上下拉电阻(≤1kΩ)连接,一般选择上拉,以保证配置期间IO为三态,不输出任意波形; EMCCLK:外部时钟输入引脚,主SPI模式下,可以切换替代CCLK_0功能,达到提速的目的,使用时需要外接晶振; FCS_B:主SPI/主BPI模式下,作为片选功能连接...
INIT_B:配置状态指示,如果为低,要么正在配置,要么配置发生错误 DONE:开漏输出管脚,接上拉,指示芯片是否配置完成,完成输出为高 CCLK:主模式为时钟输出,从模式为时钟输入 PUDC_B:内部有配置电阻,配置过程中,PUDC_B上拉,则 FPGA 其它 IO 为三态,PUDC_B下拉,则其它IO上拉 EMCCLK:外部Master Configer时钟 RDWR_B:...
PUDC_B引脚：影响上电后，以及在FPGA配置过程中IO脚的状态。必须在设计时上拉或者下拉，配置程序时不能悬空。
除少数配置输出引脚外,I/O 通过使用全局三态 (GTS) 置于 High‑Z 状态,如果 PUDC_B 为低电平,则内部上拉。 PUDC_B用于设置配置期间的上拉,低电平有效,电路上通过直连或者 ≤ 1kΩ 连接到VCCO_14或GND,禁止悬空。 清除配置寄存器发生在INIT_B为低的这个阶段。通常这个时间为3ms。 3ms的时间来自于复旦微的...
在器件上电后,PROGRAM_B引脚脉冲为低电平,使用JTAG JPROGRAM指令或IPROG命令后,或在回退重试配置序列期间,配置存储器将被顺序清零。块RAM被复位到其初始状态,并且通过断言全局置位复位(GSR)重新初始化触发器。在此期间,除少数配置输出引脚外,通过使用全局三态(GTS)将I / O置于高阻态,如果PUDC_B为低电平,则内部...
• When PUDC_B is Low, internal pull-up resistors are enabled on each SelectIO pin. • When PUDC_B is High, internal pull-up resistors are disabled on each SelectIO pin. PUDC_B must be tied either directly, or via a ≤ 1kΩ to VCCO_14 or GND. ...
7系列的FPGA都包括一个 “PUDC_B”引脚。 当“PUDC_B”为低电平时,每个“SelectIO”引脚的内置上拉电阻都被开启。 当“PUDC_B”为高电平时,每个“SelectIO” 引脚的内置上拉电阻被关闭。自上电后,此引脚的电平状态一致影响I/O状态,直至配置完成。因此,上电之后,当PUDC为高电平时,I/O管脚一直保持三态。
①系统上电后,首先将PROG_B置为高电平(通过外接上拉电阻),之后FPGA将PROG_B置为低电平,此时配置存储、BRAM、FF等复位为初始状态,INIT_B被拉低电平,IO倍配置为高阻态,如果PUDC_B为低电平,IO配置内部上拉电阻使能,PROG_B延时100 μs充分复位内部逻辑后,将PROG_B置为高电平。
但在PUDC_B 拉高(在配置过程中禁用 I/O 上的上拉)时,位于从 SLR 的 I/O 可能会在 VCCO_0 上电及 INIT_B 断言之间看到一个 0-1-0 转换。 该断言是 I/O 从 3 态变为弱上拉,然后再返回 3 态的变化结果。 该断言可从几百微秒延续至几毫秒。
PUDC_B配置时上拉(bar)，低有效输入，在上电和配置过程中使能SelectIO引脚上的内部上拉电阻。当PUDC_B为低时，每个SelectIO引脚上使能内部上拉电阻；当PUDC_B为高时，每个SelectIO引脚上的内部上拉电阻被禁用。EMCCLK则作为外部主配置时钟的选项，用于在主模式下运行配置逻辑。