整个项目由一个主模块"top“控制,里面调用了三个模块,分别用于产生音频信号、生成数码管显示以及产生VGA信号,其中用于产生音频信号的模块调用了用于分频的IP核clk_wiz_0。 主模块下的输入输出如下: moduletop(inputclk,//100MHz的板载频率inputrst,//开始/重新开始训练agent//music部分inputbutton_music,//是否输出...
时钟模块(clk_wiz_0):MMCM时钟模块通过调用时钟IP核来实现,总共输出两个时钟,频率都是50Mhz,但两个时钟相位相差180度。我们知道,SD卡的SPI通信模式为CPOL=1,CPHA=1;即SPI_CLK在空闲时为高电平,数据发送是在时钟的第一个边沿,也就是SPI_CLK由高电平到低电平的跳变,所以数据采集是在上升沿,数据发送是在下降...
(2)“design_1.bd”模块的设计如下: “clk_wiz_0”为时钟产生模块,输出时钟给HDMI模块使用。 “hdmi_display_0”为RGB信号转换为TMDS信号模块,是一个自定义IP核。 “processing_system7_0”为ARM核。 (3)“hdmi_data_gen.v”文件中定义了1280*720P的视频时序参数, (4)Vivado工程建立方式可以参考文章《ZYNQ...
// Clock out ports .clk_out1(clk_out1),// output clk_out1.clk_out2(clk_out2),// output clk_out2.clk_out3(clk_out3),// output clk_out3// Dynamic reconfiguration ports.daddr(daddr),// input [6:0] daddr.dclk(dclk),// input dclk.den(den),// input den.din(din),// in...
rcnt;//读后等待计数器reg[15:0] w_data;//写入数据wirewr_en;//写使能wire[15:0] r_data;//读出数据wirerd_en;//读使能wirefull;//满信号wireempty;//空信号wire[8:0] rd_data_count;//可读数据量wire[8:0] wr_data_count;//写入数据量//实例化PLL,产生100MHZ和75MHZ时钟clk_wiz_0 clk_...
clk_100m, clk_100m_180, clk_50m, clk_25m ); input clk; input reset_n; output clk_100m; output clk_100m_180; output clk_50m; output clk_25m; wire locked; wire rst_n; assign rst_n = reset_n & locked;// 都为高电平时,就是稳定了,复位稳定。clk_wiz_0instance_name(// Clock ...
5.3.1 将IP的名字由‘clk_wiz_0’修改为‘clock’; 5.3.2 选择‘Output Clocks’,设置2路输出时钟(100MHz和50MHz); 5.3.3 在Enable Optional I/O for MMCM/PLL一项中取消勾选‘reset’和‘locked’选项; 5.3.4 Vivado会创建新的文件夹保存配置完成的IP,点击OK继续; ...
我们首先创建一个空的工程,工程名为“ip_clk_wiz”。接下来添加PLLIP核。在Vivado软件的左侧“Flow Navigator”栏中单击“IP Catalog”,“IP Catalog”按钮以及单击后弹出的“IP Catalog”窗口如下图所示。 图11.4.1“IP Catalog”按钮 图11.4.2“IP Catalog”窗口 ...
output [1:0] led); localparam CNT = 1_999_999_999; wire clk ;wire rst ;wire locked; reg [31:0] cnt ;reg [1:0] led_r; clk_wiz_0 clk_wiz_0_inst(.clk_out1 (clk ),.locked (locked ),.clk_in1_p (clk_p ),.clk_in1_n (clk_n )); ...
使用原语STARTUPE2输出65MHz系统参考时钟,并用clk_wiz_0 IP核产生各个模块工作时钟。其中adc_ref_clk为175MHz,用作AD9613参考时钟。idelayctrl_ref_clk为200MHz,用作IDELAYCTRL参考时钟。 图61 将175MHz单端时钟转换成差分时钟输出至AD9613。 图62 将AD9613的超量程差分信号转换为超量程单端信号。当输入信号幅值超...