//工程硬件平台: Xilinx Spartan 6 FPGA / module seg7( input clk, //时钟信号,25MHz input rst_n, //复位信号,低电平有效 input[15:0] display_num, //数码管显示数据,[15:12]--数码管千位,[11:8]--数码管百位,[7:4]--数码管十位,[3:0]--数码管个位 output reg[3:0] dtube_cs_n, /...
///工程硬件平台: Xilinx Spartan 6 FPGA///每秒产生1个超声波测距模块所需的10us高脉冲激励,并用数码管以16进制数据显示回响信号的高脉冲计数值(以10us为单位)modulesp6(input ext_clk_25m,//外部输入25MHz时钟信号input ext_rst_n,//外部输入复位信号,低电平有效output ultrasound_trig,//超声波测距模块脉冲...