通过分频计数,bt作为位选信号,se段选信号,经分频后对cot计数,实现0-F的显示,本实验选最后一位。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity xianshi is port(clk:in std_logic; se:out std_logic_vector(0 to 7); bt:out...
第2次作业 设计制作二进制乘法器 设计制作基于FPGA的二进制乘法器 乘法器功能要求乘数至少是2位二进制,相乘的积用数码管显示。 请上传VHDL设计原文件+硬件测试视频文件。