forever// Single statementforeverbegin// Multiple statementsend 循环类似于下面Verilog中所示的代码。两者都运行无限的仿真时间,并且在它们内部有一个延迟元件很重要。forever An always or forever block without a delay element will hang in simulation! always// Single statementalwaysbegin// Multiple statementsen...
forever// Single statementforeverbegin// Multiple statementsend Aforeverloop is similar to the code shown below in Verilog. Both run for infinite simulation time, and is important to have a delay element inside them. An always or forever block without a delay element will hang in simulation !
Verilog 这个语言有两个部分，一部分是可综合的用来生成电路，一部分是不可综合的用来写testbench（测试脚本）。你贴的程序是不能综合的那部分，是testbench。不能综合的那部分非常的接近C语言，适合写测试文件。我在网上看了一下，你是参考的《基于Verilog HDL设计的多功能数字钟》这篇论文 你贴的这...