标准的异步FIFO设计要求 ram 需要能支持双时钟,即写时钟和读时钟(如下示例代码)。而 Xilinx DRAM 只有一个时钟,所以是不能直接用来做 异步 FIFO 设计的。 DRAM接口(RAM本身只有一个时钟 WCLCK) 但是, 最近看到一个异步fifo的模块是直接使用的 DRAM,而且用起来也完全没问题(如下示例代码)。 (ram_style = "dist...
FIFO用的不是伪双口RAM吗_牛客网_牛客在手,offer不愁