2. Running Design Compiler 运行DC 1. DC的工作模式 2. Working With Licenses 3.The Setup Files启动文件 4. 在WLM模式下启动工具 5. 在Topo模式下启动工具 6. DC启动任务 8. 输出重定向 9. 中断或中止命令 10. 查找日志信息(Log) 11. 使用脚本文件 12. 从命令行获取帮助 1. 前言 DC提供了两种接口...
通过read_verilog将design读入,将RTL转化为GETCH网表,设置一个design作为current design。一般需要进行设置current design,否则系统默认读入的最后一个作为current design。将current design设置在Top上,一般针对于top进行综合。 highlighter- CSS read_verilog "Top.vA.vB.v" 6.4 current_design 设置current_design,告诉DC...
4. Set design constraints 4.1 定义时钟 4.2 约束输入输出路径 5. Select compile strategy 6. Synthesize and Optimize the design 6.1 综合介绍 6.2 进行综合 6.3 综合结果分析 7.analyze and resolve design problem Design Compiler(以下简称DC)是Synopsys公司提供的用于电路综合的核心工具,可以将HDL描述的电路转换...
write -f verilog -hier -output my_design.gv 输出门级设计文件,一般还要输出 sdf 时延文件,然后用这两个文件去做后仿真。 Design Compiler可以使用界面模式也可以使用脚本模式,可以在terminal界面输入:design_vision打开界面化的DC,也可以输入dc_shell使用脚本模式的DC。 输入dc_shell打开脚本dc OK,上面简单的讲了...
门级优化时,Design Compiler开始映射,完成实现门级电路。主要有以下内容: 映射的优化过程包括4个阶段: 阶段1:延迟优化、阶段2:设计规则修整、阶段3:以时序为代价的设计规则修整、阶段4:面积优化。 如果我们在设计上加入了面积的约束,Design Compiler在最后阶段(阶段4)将努力地去减少设计的面积。门级优化时需要映射组...
Design Compiler 是一个用于数字集成电路设计的综合工具，以下是对其的简要介绍：主要功能：综合：将RTL代码翻译成门级网表，涉及翻译、逻辑优化和门映射等关键步骤。工作模式：在处理互联电阻和电容时，综合可以有两种模式：WLM和Topographical。WLM基于扇出计算两个网络的相同R和C，而Topographical在综合过程...
微电子学实验室 实验教程 ASIC 综合器软件—— Design Compiler 实验 2006-7 阅读了该文档的用户还阅读了这些文档 191 p. Robbins Dianne - Telos. The call goes out from the hollow earth and the underground cities (2000) 173 p. Robbins Dianne - Messages from the hollow earth (2003) 221 ...
DC(Design Compiler):是Synopys公司的后端综合工具;综合的目的就是把RTL代码转化为门级网表。在综合这个阶段,大致可分为三个步骤:转化、映射和优化;转化的目的就是把RTL代码首先转化为GTETH网表或者GTECH电路模块,该库是Synopys公司自己内置的一个库文件;第二步我们选择合适的工艺库(非GTECH库),这个库一般由于工...
find (design, {A_*, B_*} -hierarchy) 另外,使用all_inputs()和all_outputs()可以得到设计所有的输入端口和输出端口。 1.4编译器指示语句 有时,可以利用HDL描述中的一些特定的注释语句来控制综合工具的工作,从而弥补仿真环境和综合环境之间的差异,这些注释语句称为编译器指示语句(Compiler Directives)。
DRC I是指Design Compiler在不影响电路的时序和面积的前提下修正违反规则的一些单元,如果在这个前提下不能完全修正,则要进行下一步的检查,即DRC II,这一步的修正必然是以牺牲一部分时序和面积为代价的。 二、编译策略 编译过程是指设计经过三个阶段的优化,最终形成门级网表的过程,在这一节里,我们主要就编译的策...