4.在compile之后加入report_power和report_area指令。 5.跑dc的tcl脚本,在输出的记录里面就可以翻到功耗和面积的信息。 是不是很简单?是的! 然而在我查资料时,国内外论坛上都没有具体的操作介绍。于是我拿了一本我能找到的最新版user guide手册,认真地过了一遍原始power compiler那极为复杂的操作。待我终于搞明...
rise_power给出了Y从低到高时的短路功耗,功耗跟输入信号的转换时间(index_1)及节点电容(index_2)有关;根据不同的信息进行查表,表的值就是(value),7X7表示index_1是7,index_2也是7,因此value是7X7=49,如下图所示: 也给出了从高到低的短路功耗(fall_power),功耗跟输入信号的转换时间及节点电容有关;具体...
rise_power给出了Y从低到高时的短路功耗,功耗跟输入信号的转换时间(index_1)及节点电容(index_2)有关;根据不同的信息进行查表,表的值就是(value),7X7表示index_1是7,index_2也是7,因此value是7X7=49,如下图所示: 也给出了从高到低的短路功耗(fall_power),功耗跟输入信号的转换时间及节点电容有关;具体...
uplevel #0 { report_area } #2 uplevel #0 { report_constraint -all_violators -significant_digits 2 -nosplit } #3 uplevel #0 { report_timing -path full -delay max -nworst 1 -max_paths 1 -significant_digits 2 -sort_by group } #4 uplevel #0 { report_power -analysis_effort low } ...
24、使用Design Compiler，在compile或optimize之后应该执行的分析操作是什么？report_constraint –all_...
在综合的时候,首先DC的HDL compiler把HDL代码转化成DC自带的GTECH格式,然后DC的library compiler 根据标准设计约束(SDC)文件、IP-DW库、工艺库、图形库、(使用拓扑模式时,还要加入ICC生成的DEF模式,加载物理布局信息)进行时序优化、数据通路优化、功耗优化(DC的power compiler进行)、测试的综合优化(DC的DFT compiler)...
Design Compiler 功能 Design Compiler的主要功能是将所写的行为级(behavior level)描述的Verilog/VHDL文件转化为结构级(structure level)的Verilog/VHDL文件。 DC的工作流程 设置环境 读入并分析设计 环境约束 设计约束 生成Netlist 设置环境 Target Library: 由ASIC Vendor提供,后缀一般为".db",里面包含标准单元,Verilog...
Design Compiler 是一个工具(tool)。它可以是一把剑。从这个意义上说,高手可以是两种人,像干将那样的铸剑大师,或像西门吹雪那样的用剑大师。 前者可以比拟芯思公司(Synopsys,又叫“死脑”)的 DC 高级应用工程师(Application Consultant或者Application Engineer)。他们对 DC 的各种命令都异常熟悉。他们会告诉你:设置...
时钟门控一般是自己在RTL代码里例化一些,通过参数power_cg_auto_identify进行识别,NVDLA官方应该是使用了tsmc16ff的工艺,对应的时钟门控单元是CKLNQD12.v以及CKLNQD12PO4.v,在vmod下的vlibs里可以找到,替换为自己工艺的时钟门控单元。 还有一些时钟门控是DC自动推导的。 在compiler_ultra时添加-gate_clock参数。
用power compiler 才可以设定 4.Porosity 该值为用于布线的track 面积和放置单元的track 的面积之比,用于表征以后布局布线的 难度。 report_attribute/report_constraint来查看都有什么约束,后者还可以给出违反的情况以及其代 价函数值。也可以通过remove_attribute 或者reset_design、reset_path 来取消约束。 Notes DC...