Design Compiler可以使用界面模式也可以使用脚本模式,可以在terminal界面输入:design_vision打开界面化的DC,也可以输入dc_shell使用脚本模式的DC。 输入dc_shell打开脚本dc OK,上面简单的讲了一些使用DC的前置知识,下面来结合一个例子实操一下,拿到一个.v文件之后,怎么使用DC做综合,然后得出我们想要的timing、area报告、...
IP库(synthetic_library)也称模型库,DC综合时用来将HDL代码转化为相对应的元件时所参考的模型库,比如RTL中的符号“+”,可以通过查找模型库将生成某一类加法器。默认的synthetic library一般有:dw_foundation.sldb. 在design compiler的安装目录下可以找到。 1.2 进行库(libraries)指定 set_app_vartarget_library ../l...
uplevel #0 { report_area } #2 uplevel #0 { report_constraint -all_violators -significant_digits 2 -nosplit } #3 uplevel #0 { report_timing -path full -delay max -nworst 1 -max_paths 1 -significant_digits 2 -sort_by group } #4 uplevel #0 { report_power -analysis_effort low } ...
4.在compile之后加入report_power和report_area指令。 5.跑dc的tcl脚本,在输出的记录里面就可以翻到功耗和面积的信息。 是不是很简单?是的! 然而在我查资料时,国内外论坛上都没有具体的操作介绍。于是我拿了一本我能找到的最新版user guide手册,认真地过了一遍原始power compiler那极为复杂的操作。待我终于搞明...
我们只可以按照设计规则的约束或按照更严格的设计规则约束来设计电路,而不可以放松约束。Design Compiler在综合时使用加入缓冲器(buffering)和改变门单元的驱动能力(cell sizing)技术来满足设计规则的目标。 库单元的设计规则(design rule)一如下所示: 在约束工作环境的时候,调用了库中的一些单元(的引脚),就相当间接...
5.report PPA: report_area > /home/eda/Desktop/test/area.area_rpt report_constraint -all_violators > /home/eda/Desktop/test/cons.constraint_rpt report_timing > /home/eda/Desktop/test/timing.timing_rpt 6.运行脚本: dc_shell //启动DC ...
13、在Design Compiler中如何正确地使用set_max_area约束命令？如果是面积约束过于严格，或者直接设为0，...
Design Compiler ,DC,使用方法
我们只可以按照设计规则的约束或按照更严格的设计规则约束来设计电路,而不可以放松约束。Design Compiler在综合时使用加入缓冲器(buffering)和改变门单元的驱动能力(cell sizing)技术来满足设计规则的目标。 库单元的设计规则(design rule)一如下所示: 在约束工作环境的时候,调用了库中的一些单元(的引脚),就相当间接...
门级优化时,Design Compiler开始映射,完成实现门级电路。主要有以下内容: 映射的优化过程包括4个阶段: 阶段1:延迟优化、阶段2:设计规则修整、阶段3:以时序为代价的设计规则修整、阶段4:面积优化。 如果我们在设计上加入了面积的约束,Design Compiler在最后阶段(阶段4)将努力地去减少设计的面积。门级优化时需要映射组...