2.2 片内端接-ODT ODT(On-Die Termination)是DDR3的一个重要特性,它为DDR3颗粒提供芯片内部的末端匹配,而不需要用户在芯片外面额外端接电阻,然而并不是所有的管脚都具备ODT功能,ODT所覆盖的管脚范围是DQ,DQS,DM信号。因此,CK以及AC信号在硬件设计时仍然需要在芯片外面增加末端匹配电阻。 DDR3 ODT的匹配电阻RTT有...
OCD的主要作用在于调整 I/O 接口端的电压,来补偿上拉与下拉电阻值,从而调整DQS与DQ之间的同步确保信号的完整与可靠性。调校期间,分别测试DQS高电平和DQ高电平,以及DQS低电平和DQ高电平的同步情况。如果不满足要求,则通过设定突发长度的地址线来传送上拉/下拉电阻等级(加一档或减一档),直到测试合格才退出OCD操作,...
当进行数据写入时,对于DDR3来说是输入,中心与与写数据对齐。 由DQ信号发出端发出DQS,信号接收端根据DQS的上下沿来触发数据的接收,简单的来说,如果是从内存中读取信号,那么主板北桥(内存控制器MIG)根据内存发出的DQS来判断什么时候接收读取出来的数据,如果是写操作的话正好相反,内存根据MIG发出的DQS来触发数据的接收。
通过 OCD 操作来减少 DQ 、 DQS的倾斜从而提高信号的完整性及控制电压来提高信号品质。具体调校如下图...
DQU, DQL, DQSU, DQSU#, DQSL, DQSL#, DMU and DML for X16 configuration 当一个CPU挂了很多个DDR芯片的时候,他们是共用控制线,地址线的,走线肯定要分叉,如果没有中端匹配电阻,肯定会产生信号完整性问题。那么如果只有一个DDR芯片的时候,需不需要呢?正常情况下,走线很短,有符合规则,是不需要的。
(ddr3_we_n ),// output ddr3_we_n.ddr3_dq(ddr3_dq ),// inout [15:0] ddr3_dq.ddr3_dqs_n(ddr3_dqs_n ),// inout [1:0] ddr3_dqs_n.ddr3_dqs_p(ddr3_dqs_p ),// inout [1:0] ddr3_dqs_p.init_calib_complete(init_calib_complete),// output init_calib_complete.ddr3...
DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ,DQS,DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制在100MIL以内,Address、Control与CLK归为一组,因为Address、Control是以CLK的下降沿触发的由DDR控制器输出,DDR...
DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ,DQS,DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制…
d,DQS差分信号,数据选通信号,与读数据边沿对齐,与写数据中心对齐。 e,CK差分信号,ddr3输入时钟,所有的控制、地址信号都以CK交叉点为采样点,DQS信号也是基于此信号得到。 2.2 时间参数 a,tRCD,行选通指令到列选通指令的延迟,以CK为计量单位,指行激活指令到读写指令的最小间隔。
Write Leveling的功能是调整DRAM颗粒端DQS信号和CLK信号边沿对齐;调节过程描述:DDR控制器不停地调整DQS信号相对于CLK的延迟,DRAM芯片在每个DQS上升沿采样CLK管脚上的时钟信号,如果采样值一直低,则会将所有的DQ[n]保持为低电平来告知DDR控制器,tDQSS(DQS, DQS# rising edge to CK, CK#rising edge,在标准中要求为...