一、Initialization 1.1phy控制器和DDR颗粒上电 1.2 复位DDR颗粒 1.3 CKE使能和ck_t/ck_c打开 1...
运行仿真后,app_rdy信号和init_calib_complete信号一直为低电平。而在真正的板子上并不是这样。
// 输出信号 init_calib_complete.ddr3_cs_n(ddr3_cs_n),// ddr3_cs_n为单输出信号.ddr3_dm(ddr3_dm),// ddr3_dm为双输出信号，位宽为.ddr3_odt(ddr3_odt),// ddr3_odt为单输出信号// 应用接口信号.app_addr(app_addr),// app_addr为输入信号，位宽为.app_cmd(app_cmd),// app_cmd为...
完全是mig生成的工程 仿真没有问题但是debug时init calib complete没有拉高 有没有人遇到过类似问题？
init_calib_complete拉高表明DDR已经校准成功初始化完成了! 拿去搬砖吧! 4. ui_clk(看好了,逻辑使用的时钟搁这输出呢) 在第二篇《DDR的时钟分析》里我们也讲过,ui_clk就是逻辑使用的时钟;由配置界面“Clock Period”与“4:1 / 2:1模式”确定的;如:核心频率为400M;选择了4:1模式,那么ui_clk = 400 / ...
然后我们将这几个文件添加进工程里面。4.然后将sim\_tb\_top.v中的example改为我们的顶层,这样就可以使用了,我们只需要自己再生成一个100M的输入时钟给锁相环输入就可以了。在MIG初始化信号init\_calib\_complete拉高之后开始我们的读写测试。 这样,我们的仿真激励就修改成功了,可以通过仿真波形图对结果进行验证...
总结:对于写入过程:app_rdy拉低代表地址被冻结,app_wdf_rdy拉低代表写入数据的大门被封锁,暂时无法写入。 除了用户接口信号以外还需要关注init_calib_complete信号,当DDR3芯片初始化完成后,该信号就会拉高,代表可以进行操作。 但仿真时很多同学遇到init_calib_complete信号无法拉高的情况,甚至有人说DDR3根本无法仿真,只...
4.连接MIG核的初始化信号init_calib_complete到复位ip 3.7修改信号名字 3.8视图优化 右击空白处,弹出菜单选择Regenerate Layout优化下视图 3.9地址分配 AXI总线必须分配地址,设置uiFDMA的地址空间分配,起始地址可以任意设置,我们设置从0x0000_0000开始,大小256MB ...
output init_calib_complete, input sysclk_clk_n, input sysclk_clk_p ); wire [31:0] fdma_raddr; reg fdma_rareq; wire fdma_rbusy; wire [127:0] fdma_rdata; wire [15:0] fdma_rsize; wire fdma_rvalid; wire [31:0] fdma_waddr; reg fdma_wareq; wire fdma_wbus...