一、Initialization 1.1phy控制器和DDR颗粒上电 1.2 复位DDR颗粒 1.3 CKE使能和ck_t/ck_c打开 1...
运行仿真后,app_rdy信号和init_calib_complete信号一直为低电平。而在真正的板子上并不是这样。
完全是mig生成的工程 仿真没有问题但是debug时init calib complete没有拉高 有没有人遇到过类似问题？
EDBA164B1PF-1D-F MT29F32G08CBACAWP:Z-C H9DA1GH25JMMMR-4EM EDJ4216EBBG-GNL-F K4B4G0846B...
添加到工程之中。注意:如果不添加仿真模型,Init_calib_complete信号就会一直无法拉高,这个问题困扰了我将近一周。 2. 编写主状态机 回顾一下上一篇总结的三点操作: 第一:大体上按照普通BRAM的思路去读写(按照地址写入数据核读出数据) 第二:地址按照app_rdy走,app_rdy拉高地址正常变化,app_rdy拉低则暂停 ...
init_calib_complete拉高表明DDR已经校准成功初始化完成了! 拿去搬砖吧! 4. ui_clk(看好了,逻辑使用的时钟搁这输出呢) 在第二篇《DDR的时钟分析》里我们也讲过,ui_clk就是逻辑使用的时钟;由配置界面“Clock Period”与“4:1 / 2:1模式”确定的;如:核心频率为400M;选择了4:1模式,那么ui_clk = 400 / ...
然后我们将这几个文件添加进工程里面。4.然后将sim\_tb\_top.v中的example改为我们的顶层,这样就可以使用了,我们只需要自己再生成一个100M的输入时钟给锁相环输入就可以了。在MIG初始化信号init\_calib\_complete拉高之后开始我们的读写测试。 这样,我们的仿真激励就修改成功了,可以通过仿真波形图对结果进行验证...
你好,我最近也在弄ddr3,初始化的init_calib_complete信号仿真能拉高,下到板子上就一直为低,请问可能是啥问题。或者给个联系方式指导下 TOP yangzai1236 金领一族 UID 1080411 帖子 206 精华 0 积分 674 资产 674 信元 发贴收入 1035 信元 推广收入 0 信元 附件收入 0 信元 下载支出 421 信元 ...
创建顶层的top文件,并在top文件中例化bd文件。可以把init_calib_complete和mmcm_locked这两个信号抓出来,在下载程序后,这两个信号必须都是高,不然DDR就工作不正常,肯定是中间某个环节配置有问题。具体top.v文件内容见附录 将工程综合、实现、生成bit文件,并导出Hardware。