change_link 命令指定要改变cell或reference链接的设计。 如果您在object list中指定一个cell,该命令将它更改为指定设计的一个occurrence。如果您在object list中指定一个reference,该命令将指定引用类型的所有cells更改为该设计的occurances。 你能将cell或reference链接更改为兼容的设计。 例如,设计必须具有与cell或ref...
set compile_auto_ungroup_delay_num_cells100(默认值=500) 也就是说,假设你有一个模块A是一个小的乘法器,并且调用了模块B,一个模块B是一个小的加法器,使用没有设置这条命令的情况综合,那么我们可以看到模块A中乘法器对应的门电路是哪些,同样也可以看到模块B的加法器是由哪些门电路构成的,模块A和模块B之间有...
set compile_auto_ungroup_delay_num_cells100(默认值=500) 也就是说,假设你有一个模块A是一个小的乘法器,并且调用了模块B,一个模块B是一个小的加法器,使用没有设置这条命令的情况综合,那么我们可以看到模块A中乘法器对应的门电路是哪些,同样也可以看到模块B的加法器是由哪些门电路构成的,模块A和模块B之间有...
在DC的命令cd pwd ls history !!(重复上一条) !7重复第7条history中的命令 sh <linux_command> get_unix_variable <variable> printvar <variable> set_app_var <variable> <content>dc工程文件目录config配置文件 mapped综合的Netlist report rtl script unmapped未综合的ddc文件...
如有违反之处.DC会通过插入缓冲器（ buffers）和修改单元的驱动能力（resizes cells）进行设计规则的...
我们使用compile命令就可以让DC进行综合优化我们的设计了,这里是使用普通模式,在拓扑模式下,不支持compile命令,而是使用compile_ultra命令。电路综合优化包括三个阶段,在这三个阶段,都对设计作优化,如下图所示: 主要包括:第一阶段的结构级的优化(Architectural-Level Optimization)、第二阶段的逻辑级优化(Logic-Level Opt...
2. 在命令行中用man+ DC命令 3. 在命令行中用info+ DC命令 1.6 如何找到SOLD文档? SOLD文档可以在teminal中输入sold&执行。 $》 sold& 或者用命令 which dc_shell找到dc的安装目录。找到online目录。 1.7 如何配置DC? 综合设置提供必要的参数给DC,使工具能够知道进行综合时所需要的必要的信息,即重要参数:工艺...
上面是INPUT模块中被retiming移动的寄存器,我们可以查看该模块是否有不被移动的寄存器:get_cells I_IN/*_reg*有返回值,说明是存在有不被移动的寄存器的。 通过下面的命令:report_timing -from I_MIDDLE/I_PIPELINE/z_reg*/*可以知道PIPELINE模块是寄存输出的(因为有返回报告值)...
有两种方式导入floorplan的信息,一个是用ICC写出DEF再被DC读入,另一种是直接使用write_floorplan这样的命令来让DC读入floorplan的tcl脚本。 从ICC里导出def的指令: icc_shell> write_def -version 5.7 -rows_tracks_gcells -macro -pins \ -blockages -specialnets -vias -regions_groups -verbose \ ...
报告, 用什么命令? report_cell 但是缺省的report_cell 只能看 current_design 下面的一级的 cell 的面积.因此 就有两种方法解决这个: 1. 用 report_cell [get_cells-hier *]可以看所有的 cells 面积 2. 用 list_design 列出所有 design, 然后改变 current_design 到你所想要看的那一级的 cell, ...