基本上在前端设置足够的uncertainty基本设置为0.1ns，可以尽量避免hold反复的问题，虽然有些面积的增加，...
我的经验是在综合的时候直接给到25%到40%之间。当然,如果是时钟周期很大,就可以直接给个绝对值,而不需要给个大的比例。否则,那样会吓死人的 CTS阶段的uncertainty可以在综合的基础上稍微减小一点。 P&R的uncertainty最小值在SOD上一般都会有严格规定,直接按照SOD上约束就好了。 最后就是第三个问题——怎么在SDC设...
前端留10%吧。这已经很宽裕了。clock_uncertainty 主要是前端留给后端的CTS的，其次是clock源的jitter。...
前端留10%吧。这已经很宽裕了。clock_uncertainty 主要是前端留给后端的CTS的，其次是clock源的jitter。...
clock uncertainty的设置: clock uncertainty可以分为setup和hold两种,同时又分为pre-CTS和post-CTS两种情况,针对pre-CTS和post-CTS两种情况下的setup和hold设置的值不同: (1)、pre-CTS setup:clock uncertainty = PLL jitter + 预估clock skew +margin hold:clock uncertainty = 预估clock skew +margin (2)、pos...
clock_uncertainty 主要是前端留给后端的CTS的，其次是clock源的jitter。所以CTS之后，如果对时钟源有信心的话，其实就可以不用了，设为0。如果没信心，就假设一个clock jitter。另外，这其实是个工程问题。i）我有保守地投片时候还留着这10%的。如果你对面积功耗要求不高，其实这么也行。II）也有非常难做的芯片...
timing group我们也会倾向于设大一些。在不同的设计阶段，margin也会不一样的，往往是前松后紧。一般...
只能憑經驗。如果工作頻率接近工藝的極限，就多留一些。就看設計的目標是什麼，如果面積有壓力，只能冒險...
3：有必要。4：hold问fab,当然他们给的也不一定合理。 一般logic芯片hold 100ps就已经挺保守了。