1 应用领域AXI4-streamDATAFIFO主要是PS与PL交互数据时使用。 2AXI4-streamDATAFIFOIP核FIFO如图1所示。 图1 3... TDESTwidth(bits):位宽设置 TUSERWidth(bits):位宽设置4AXI4-streamDATAFIFO 接口信号M_AXIS_tdata:数据 阅读笔记:pg085 AXI4-Stream infrastructure ...
localparam time TestTime =8ns;typedeflogic [7:0]byte_t;typedeflogic [AxiAddrWidth-1:0]axi_addr_t;typedeflogic [AxiDataWidth-1:0]axi_data_t;typedeflogic [AxiStrbWidth-1:0]axi_strb_t;//simulation address rangelocalparamaxi_addr_tStartAddr =axi_addr_t'(0); localparamaxi_addr_tEndAddr=...
parameterRD_AXI_BYTE_ADDR_BEGIN =0,parameterRD_AXI_BYTE_ADDR_END =200,parameterAXI_DATA_WIDTH =128,parameterAXI_ADDR_WIDTH =28,parameterAXI_ID_WIDTH =4,parameterAXI_ID =4'b0000,parameterAXI_BURST_LEN =8'd31//burst length = 32)
localparamADDRLSB = $clog2(C_AXI_DATA_WIDTH/8);// 字节序再取log - > 偏移位宽// address mappinglocalparam [C_AXI_ADDR_WIDTH-1-ADDRLSB:0] UART_RX_FIFO ='d0, UART_TX_FIFO ='d1, UART_STA_REG ='d2, UART_CTR_REG ='d3; reg [C_AXI_ADDR_WIDTH-1-ADDRLSB:0] axi_awaddr; re...
AXI Data Width:数据位宽选择,主设备和从设备数据位宽需保持一致; AXI ID Width:为通道的信号提供标识,主从设备需保持一致; AXI WUSER Width:写数据通道传输的边带信息,主从设备需保持一致; 物理层配置选项: Chip2Chip PHY Type:物理层接口类型,有 SelectIO DDR, SelectIO SDR, Aurora 8B/10B, Aurora 64B/66B...
AXI的Data Width选择64位和PS的HP接口对应或者32位和GP接口对应,地址线读写仲裁选择ROUND_ROBIN,其他默认 因为刚才选了800MHz和4:1,所以这里的输入时钟选择200MHz,其他默认 系统时钟和参考时钟来源于FPGA内部,这里选择No Buffer,其他默认 内部终端电阻选择50欧 ...
Memory Map Data Width:AXI MM2S存储映射读取总线的数据位宽,可为32、64、128、256、512、1024。 Stream Data Width:AXI MM2S AXI-Stream数据总线的位宽,该值必须小于等于Memory Map Data Width,可以为8、16、32、64、128、512、1024。 Max Burst Size:最大突发长度设置,指定的是MM2S的AXI4-Memory Map侧的...
参数: (1)PCIe Block Location 选择PCIe所在quad,该选择会生成特定的引脚和区域约束文件和引脚分配,有的FPGA芯片有多个PCIe location,在选择芯片的时候也可以看到。 (2)Lane Width 选择用多少通道进行传输,下面是PCIe理论传输速度表格: (3)AXI data Width ...
output wire [C_M_AXI_DATA_WIDTH-1 : 0] M_AXI_WDATA 首先是单次写,根据上面的时序关系 1、当写有效时把写地址awvaild拉高,并在完成握手后拉低。 always@(posedgeM_AXI_ACLKornegedgerst)if(!rst)r_m_axi_awvalid<='d0;elseif(r_write_start)r_m_axi_awvalid<='d1;elseif(M_AXI_AWVALID&&...
output wire [C_S_AXI_DATA_WIDTH-1 : 0] S_AXI_RDATA:主机接口读数据通道端口 output wire [1 : 0] S_AXI_RRESP: 读取响应,该信号用于指示读取操作的状态 output wire S_AXI_RVALID: 读有效,该信号用于指示通道上正在传输需要的数据 input wire S_AXI_RREADY: ...