Data Width根据开发板板载DDR3数据位宽设置即可,在我们的程序设计中没有体现,关注点还应该是AXI。 接下来是AXI接口的参数配置界面,本工程将AXI的Data_Width设置为64。 200M的IP核系统时钟。 参考时钟选择系统时钟。 这里选择第二个。 其他选项保持默认即可,生成IP核。 这里强调一点,AXI接口的地址是一个字节一个地...
在MIG生成时,我们可以选择地址的映射方式,通常是 bank-row-column: 对于MIG使用的AXI接口,默认是配置为32位。另外需要特别注意到UG586中提及的地址掩码: 对于data width为32的设计来说,地址的最后两bit是被忽略的。这里掩码应该和MIG的设计相关,相关代码在mig_7series_v4_2_axi_ctrl_addr_decode中可以查看。文中...
Multi-Controller一栏中选择需要生成的控制器数量,此处我们默认选择1。 暂时不勾选AXI4 Interface复选框,本文我们先生成一个具备常规的DDR接口的IP核。如果勾选了该选项,则会生成一个AXI4接口的MIG IP核,用户只用遵循AXI接口协议,便可读写AXI接口的MIG IP核。 (5) 在Pin Compatible FPGA页面中列出了和本工程使用...
Memory Address Map : 内存地址映射,选择 ROW COLUMN BANK; Ordering : 选择默认 Normal。 AXI Options – AXI 配置 Data Width : 在 AXI4 中数据的传输位宽,本工程设定为 512 bit; Arbitration Scheme : 仲裁方案 选择默认,RD PRI REG; ID Width 和 Address Width 系统自动生成。 Advanced Options – 高级...
Data Width:数据位宽,本节实验采用的 DDR4 颗粒位宽是 16 位的。 ECC:ECC 纠错相关的设置。 Force Read and Write commands to use AutoPrecharge when Column Address bitA3 is asserted high:当列地址 A3 被拉高强制自动预充电。 Enable AutoPrecharge Input:使能自动预充电输入端口。
Data Width:选择数据位宽值,这里选择16位宽。 ECC:只有 V 系列等才有的功能,这里默认不选用。 Data Mask:数据掩码。每一位表示屏蔽数据的 8 位,如前面设置的数据位宽为 16 位,则 Data Mask 的位宽为两位,0位表示屏蔽数据的低 8 位,1 位表示屏蔽数据的高八位。
在AXI Parameter页,配置Data Width=32, ID width=12。 在Memory Options页,配置Input Clock Period=5000ps(200MHz). 在FPGAOptions页,配置System Clock=Differential,Reference Clock=Use System Clock,System Reset Polarity=ACTIVE HIGH。 在Extended FPGA Options页,选中DCI Cascade。
Data Width:数据位宽,本节实验采用的 DDR4 颗粒位宽是 16 位的。 ECC:ECC 纠错相关的设置。 Force Read and Write commands to use AutoPrecharge when Column Address bitA3 is asserted high:当列地址 A3 被拉高强制自动预充电。 Enable AutoPrecharge Input:使能自动预充电输入端口。
7、Data Width:DDR3读写数据位宽,根据原理图选择DDR3位宽。前文介绍过核心板上有两颗DDR3芯片,采用数据线扩展方式连接,支持32位读写数据。但是本文只使用其中一块DDR3作为存储体,所有读写数据位宽为16。 图6 Controller Options配置页面 8、ECC:数据线多余72为才能使用的功能。 9、Data Mask:启用之后,可以通过...
配置Data Width数据位宽。启用ECC进行错误校正。配置Bank与调度命令：选择Number of Bank Machines bank数量。设置ORDERING调度命令顺序。设置系统时钟与读写方式：在Memory Options中设置Input Clock Period系统时钟。选择IDELAY参考时钟频率。设置Read Burst Type and Length读写方式。输出驱动与终端电阻：配置...