Cloud Studio代码运行 modulefreq_div2(input clk,input rst,input set,output regQ);always @(posedge clk or posedge rst)beginif(rst==1'b1)Q<=1'b0;elseif(set==1'b1)Q<=1'b1;elseQ<=~Q;end endmodule 用Quartus生成RTL电路图: 2分频Quartus版 尝试过用ISE生成,可是ISE唯一一点让我不满意的就是...