.app_wdf_rdy //表示用户写DDR数据时候,MIG核接收完成,可以认为接收一个数据的ack信号 .app_wdf_data //app用户写数据输入; .app_wdf_wren //app用户接口数据写使能,或者数据vld信号,你这么理解也可以; .app_wdf_end //表示的是突发写过程最后一个时钟数据,也就是最后一拍数据; .app_wdf_mask //数据掩...
或者状态机在读状态MIG空闲时加1,其余时间为低电平;assignapp_en=((state_c==WRITE&&app_rdy&&app_wdf_rdy)||(state_c==READ&&app_rdy));assignapp_wdf_wren=(state_c==WRITE&&app_rdy&&app_wdf_rdy);//状态机在写状态且写入数据有效时拉高;assignapp_wdf_end=app_wdf_wren...
由仿真结果可知,rd_data_err信号一直为0,说明仿真写入与读出数据正确。 过程记录: 1、第一次由于在MIG配置中选择的DDR型号是MT41J256m16XX-125,数据位宽选择为32,也就是两块DDR3共用一组控制线,然而仿真Testbench只例化了一个ddr3_module,所以init_calib_complete一直未能置1。后面为了简化仿真,就将数据位宽选...
JE0J(0(CCqlvATqVqcXD4Q7V69w9b2eBVQdKHns6gmKe2IYsJ76Jt9lhc7KwwNRDYBoqwWuJMWCWV2ZjE((5dU...