一、引言 随着科技的飞速发展,FPGA(现场可编程逻辑门阵列)在电子领域的应用越来越广泛。今天,我们将深入探讨一款特定型号的AD9361纯逻辑FPGA驱动以及如何使用Verilog代码进行单音信号收发例程的动态配置。 二、AD9361纯逻辑FPGA驱动 AD9361芯片概述 AD9361是一款高性能的纯逻辑FPGA芯片,具有高速数据处理、低功耗等特点。它...
为了测试方便,去除了官方例程中的所有模块,只留一个ZYNQ核,使用PS的GPIO和SPI来配置与控制AD9361。还可以通过串口来实时的配置AD9361和监控AD9361工作状态。如下图非常简洁: 之后是FPGA端的代码 上图中,顶层包含三不分,PS_hardwire_wrapper是block design的顶层。U_AD9361_TOP包含了数据流的发射和数据流的接收,官...
所以这次仅仅用ps端作为配置ad9361和一个简单的控制pl启动波形发射,pl端也仅仅有一个发射和接收模块,整体代码非常简介,block design里面仅仅只有一个zynq核,我把官方例程中AD9361 IP核里面的接口模块单独拿出来使用了,这样非常适合学习。毕竟,自己做东西的时候并不需要官方例程中的那些功能。FPGA数据接口和noos的配置...
AD9361纯逻辑FPGA驱动,单音信号收发例程,可动态配置9361,verilog代码,Vivado 2019.1工程。 相关资料转载自:http://zpooz.cn/752846103385.html技术博客:AD9361纯逻辑FPGA驱动与Verilog代码示例一、引言随着科技的飞速发展,FPGA(现场可编程逻辑门阵列)在电子领域的应用越来越广泛。今天,我们将深入探讨一款特定型号 ...
PL端使用BROM存放波形数据作为基带发送数据，并通过ILA抓取AD9361接收到的基带波形。传输模式：采用单发单收LVDS差分传输模式，使用官方例程中的差分接口pl模块实现FPGA的差分传输。测试结果：IQ数据对比：成功展示了发射与接收的IQ数据对比。相位偏差：接收端与发射端存在相位偏差，这是通信系统中的常见现象。
具体步骤包括使用官方noos无操作系统接口函数配置AD9361，PL端使用BROM存放波形数据作为基带发送数据，通过ILA抓取AD9361接收到的基带波形。采用单发单收LVDS差分传输模式，使用官方例程中的差分接口pl模块实现FPGA的差分传输。结果部分展示了测试结果，展示了发射与接收的IQ数据对比，接收端与发射端存在相位偏差，...
AD9361采用官网zynq7000 no os版本驱动程序进行配置,芯片初始化完成,并且寄存器回读正确,配置AD9361在FDD模式下工作,ad9361有载频信号输出,但是通过FPGA输出数字正弦波信号至AD9361数字端,AD9361模拟端没有任何输出,只有载频,请问大神们这是什么原因啊? sdfjaslkdjf112019-01-14 09:10:54 ...
这个问题建议转移到FPGA区来寻求答案, 谢谢. Space: FPGA Reference Designs | EngineerZone 另外也可以先参考下面的user guide ADI Reference Designs HDL User Guide [Analog Devices Wiki] 2018-10-8 17:20:22 评论 举报 李海 提交评论 只有小组成员才能发言,加入小组>> ADI 技术 2326个成员聚集在这...
zynq系列板卡本质上相当于ARM板携带了⼀块⾼性能FPGA，采⽤SD卡的启动⽅式也是为ARM芯⽚服务。在默认配置中，板卡的IP地址会被设置为192.168.3.2，此时计算机⽹卡对应有线⽹的IP地址会被MATLAB⾃动设置为192.168.3.1，当我们使⽤⽹络时可能需要恢复为之前的设置，因此建议先对原来的IPv4配置进...
在FPGA端，代码主要包含三个部分。顶层包含了PS硬线封装，U_AD9361_TOP模块包含了数据流的发射和接收功能，以及AD9361差分接口的实现。接收的数据直接由ILA进行测试，不进行额外处理。I_iobuf_gpio模块用于连接ZYNQ的GPIO引脚，其配置与官方例程相似，仅增加了启动数据流发射的IO和控制输入IDELAY参数的IO。