NICE协处理器 赛题要求: 对蜂鸟E203 RISC-V内核进行运算算子(譬如加解密算法、浮点运算、矢量运算等)的扩展,可通过NICE协处理器接口进行添加,也可直接实现RISC-V指令子集(譬如P扩展、F/D扩展、V扩展、B扩展、K扩展等) 对于采用NICE协处理器接口进行的扩展实现,需要
SM4密码算法是国家密码管理局正式的《祖冲之序列密码算法》等6项密码行业标准之一。本项目基于开源E203处理器在FPGA开发板上对国产密码算法SM4算法进行实现和优化,并实现了对字符串的加密与解密。 ” 杯赛题目:基于蜂鸟E203 RISC-V处理器内核的SoC设计 参赛要求:研究生组/本科生组 赛题内容: 基于芯来科技的开源蜂鸟E...
2023年,集创赛处理器设计应用赛道—芯来RISC-V杯继续出发,为有志于投身芯时代弄潮儿带来前沿科技的工程赛题---蜂鸟E203 RISC-V内核的优化、扩展及应用。参赛者基于蜂鸟E203 RISC-V内核的现有实现进行一定性能优化,以及扩展运算算子进行算力的提升,更深层次理解指令集架
为了便于初学者能够快速地学习RISC-V CPU设计和RISC-V嵌入式开发,蜂鸟E203开源MCU原型SoC(在本文中将其简称为“MCU SoC”或者“SoC”)定制了基于Xilinx FPGA的专用开发板(在本文中将其简称为“FPGA开发板”)和专用JTAG调试器(在本文中将其简称为“JTAG调试器”)。 本篇主要就蜂鸟FPGA开发板及蜂鸟JTAG下载器进行...
蜂鸟E203作为数不多的国内作者开发的RISC-V内核开源处理器,非常适合处理器设计的初学者学习入门。不过今天我们的重点并不是它的逻辑设计和软件开发,而是逻辑综合。不同于其自带文档和环境中的在FPGA上低速时钟下的综合,我将按照ASIC设计方法中的综合流程,将时钟频率调高来尝试把它综合出来并尽量能在后端流程中把它...
里面包含着一些蜂鸟E203内核的模块,层次结构,流水线结构,些可配置模块和对应的SOC外设接口(SPI,I2C,PWM等)的介绍 2.蜂鸟E203 SoC源码 >https://github.com/riscv-mcu/e203_hbirdv2 这是在Github上开源的源码资料 3.蜂鸟HBird SDK源码 >https://github.com/riscv-mcu/hbird-sdk ...
由于编译软件程序需要使用到GNU 工具链，假设使用完整的 riscv-tools 来自己编译 GNU 工具链则费 时...
开源RISC-V处理器(蜂鸟E203)学习笔记 描述 1.简述 最近购买了一块适合做原型验证FPGA板卡,板卡接口和外设比较丰富,十分适合跑一些小型的SOC工程,比如蜂鸟E203;板卡自带FPGA烧写器和软核CPU的JATG调试器,还有USB接口的UART,这样不用单独购买FPGA下载器、软核CPU调试器,USB串口模块;额外板卡有充足的按键、LED、数码管...
通过开源蜂鸟E203超低功耗处理器内核-RISC-VFoundation 芯来“一分钱计划”为万亿AIoT世界播撒创新的种子
所选杯赛:芯来RISC-V杯 乘法器的优化实现一般从两个方面入手。第一是减少生成的部分积数量,另外就是减少部分积累加的延时。 在开源的E203源码中,32*32乘法器是利用radix-4 booth编码产生部分积,每个周期做一次部分积的累加,加法(或者减法)操作使用ALU的加法器完成,尽可能减小内核面积。由于需要支持RV32M中的4条...