A minimum of three (3) devices shall be subjected to latch-up testing using the I-test and supply overvoltage test. It is allowed to partition I-test, supply overvoltage test, or test combinations by using at least 3 fresh devices for eachpartition.All devices to be latch-up tested must...
如果没有发生Latch-up,将所有输入管脚,都置于低电平偏置,重复实验。 重复2,3,直到每个电源Vsupply管脚(或管脚组合)都通过测试。图一.V-test激励波形。V-test测试模拟的是电源浪涌是否会造成PN结击穿,形成雪崩击穿电流,从而造成寄生SCR的开启。 2.2 I-test的测试流程 ...
Latch-up 测试的具体方法是通过向芯片的输入/输出引脚注入高电流，模拟实际使用中可能出现的过电流或电磁干扰的情况，然后观察芯片是否出现 latch-up 现象。如果芯片能够正常工作，即说明它具有良好的 latch-up 抗性;反之则说明芯片存在 latch-up 风险。芯片测试座 芯片测试座(Chip Test Socket)，也称为 DUT Socket(...
首先，消费级IC芯片的LatchUp测试主要依据标准JESD78进行测试，当然，会有专门的仪器设备进行测试，通常IC芯片出来之后，会委托第三方实验室进行LatchUp测试，（第三方实验室可以出一个测试报告，这样客户的认可度会比较高，而且设备仪器不用购买以及维护）。那么详细的测试条件和测试步骤分别是什么呢？首先，是环境温度，...
所谓的闩锁效应Latch-up,是指瞬间电流被锁定或者放大,而造成芯片在电源与对地之间造成短路,而因为大电流损伤芯片。由于目前半导体电路设计密度越来越高,电压或电流的瞬间变化对于芯片的损伤也越趋严重。此外,目前半导体业界部分认为客退品中经常出现的EOS (Electrical Over Stress) 问题与闩锁测试有相当程度关联,因此此项...
* Latch-up 闩锁效应, 又称寄生PNPN效应或可控硅整流器 ( SCR, Silicon Controlled Rectifier ) 效应. 在整体硅的 CMOS 管下, 不同极性搀杂的区域间都会构成P-N结, 而两个靠近的反方向的P-N结就构成了一个双极型的晶体三极管. 因此CMOS管的下面会构成多个三极管, 这些三极管自身就可能构成一个电路. 这就是...
Latch-up测试是集成电路设计中的一个重要环节，本文主要介绍测试流程以及防护设计。在测试流程方面，标准JESD78E将测试分为两种：电流测试（I-test）和电压测试（V-test）。I-test又包括正向注入和负向抽取，分别模拟非电源管脚在浪涌电压作用下是否会产生寄生三极管的开启。V-test则模拟电源浪涌是否造成...
修改2.3节Latch-Up测试描述。 由于当前进芯实际执行方法严于 2019-JEDEC标准,故将进芯当前实际执 V1.112-04行的测试方法定义为标准;原 JESD定义标准放到附录中仅供参 考。 ESD-HBM测试方法由3种删减为 2020-2种。不再介绍其中一种稍显复杂 V1.301-02的测试方法,而是介绍测试厂用 ...
海思芯片ESD & Latch-up 测试技术规范V1.3 下载积分: 500 内容提示: ESD & Latch Up 测试技术规范 V1.1 拟制: 审核: 批准: 日期: 2019-10-27 文档格式:DOC | 页数:26 | 浏览次数:1000 | 上传日期:2021-06-15 10:38:27 | 文档星级: ESD & Latch Up 测试技术规范 V1.1 拟制: 审核: 批准: ...
测试方法是AEC Q100-004文件，这是AEC Q100文件的第4个附件。附加需求：有关如何执行LU测试的详细信息，请参见附件004的过程。LU前后要在室温和高温下进行TEST测试。AEC Q100-004 REV-D IC LATCH-UP TEST 在AEC Q100认证的IC器件上进行的所有栓锁测试都应符合最新版本的JEDEC EIA/JESD78规范，并具有以下说明和...