当对RGMII引脚进行上拉时,如果使用了内置LDO,则可以从DVDD_RG引脚取电来进行上拉。上拉电压和RGMII电压一致 而对其他非RGMII引脚上拉时,务必使用3.3V电压(例如LED0~LED2),否则电路不会识别到对应的上拉状态。 (图里面是错误的,对非RGMII引脚进行上拉配置应该使用3.3V电压) 修复方法:用一条线将正确的电压飞到...
硬件设计Tips:MDIO为OD门,需1.5K电阻上拉。 3. RGMII接口 硬件设计Tips: RGMII规范中约定data和clock之间需要有2ns延迟,实现方式: A.PCB板上绕线实现 (不推荐); B. PCB(data/clock等长处理)+PHY芯片上分别设置TX/RX delay(现在phy基本上均支持,使用前请查看phy手册确认); RGMII规范约定: 带有internal delay...
(4)QSPI固化(Dual Quad SPI Parallel 8 bit模式)。 ZC706中,MAC 控制器与 PHY 通过RGMII(Reduced Gigabit Media Independent Interface)接口进行连接,实现千兆网。 一、工程概述 1.开发板配置 使用Xilinx ZYNQ开发板ZC706,默认配置ARM后即可使用PS端网口、串口和QSPI,放置AXI GPIO的IP核驱动PL端的4个LED。 ARM...
配置ETH0 和 ETH1,将 ETH1 及其 MDIO 通过 EMIO 引出,如图所示。 将FCLK_CLK0 设置为 200M,作为 GMII to RGMII IP 核内部 IDELAYCTRL 的参考时钟。 GMII to RGMII IP 配置 添加GMII to RGMII IP 核。 在HR BANK 中,IP 核中 RGMII 接口的接收数据信号和控制信号需要通过 IDELAYE2 来调整信号输入延时,...
ZC706中,MAC控制器与PHY通过RGMII(Reduced Gigabit Media Independent Interface)接口进行连接,实现千兆网。 一、工程概述 1.开发板配置 使用Xilinx ZYNQ开发板ZC706,默认配置ARM后即可使用PS端网口、串口和QSPI,放置AXI GPIO的IP核驱动PL端的4个LED。 ARM端配置如下图所示,以5处的ARM-A9为核心,使用1处的UART1打...
两个千兆网卡支持:发散-聚集DMA ,GMII,RGMII,SGMII接口 两个USB2.0 OTG接口,每个最多支持12节点 两个CAN2.0B总线接口 两个SD卡、SDIO、MMC兼容控制器 2个SPI,2个UARTs,2个I2C接口 4组32bit GPIO,54(32+22)作为PS系统IO,64连接到PL 互联 PS内和PS到PL的高带宽连接 ...
需要注意一点就是 PS 的接口是 RGMII 的。 USB USB 3.0 控制器由两个独立的双角色设备 (Dual-role device, DRD) 控制器组成。两者都可以单独配置为在任何给定时间作为主机或设备工作。 系统框图如下 USB 3.0 DRD 控制器通过 AXI slave 接口为系统软件提供可扩展主机控制器接口 (xHCI)。控制器中存在内部 DMA ...
[导读]Avnet公司的Ultra96 开发板是基于ARM的Xilinx ZynqUltraScale+™ MPSoC系列产品的满足Linaro 96板指标的开发板,设计者可创建或评估Zynq处理器子系 Avnet公司的Ultra96 开发板是基于ARM的Xilinx ZynqUltraScale+™ MPSoC系列产品的满足Linaro 96板指标的开发板,设计者可创建或评估Zynq处理器子系统(PS)和可...
除千兆以太网外,大多数外设还在MIO和EMIO之间保持相同的协议。千兆以太网为减少引脚数,使用4位的 RGMII 接口以 250 MHz 数据速率( 125MHz 时钟,双倍数据速率)通过 MIO。如果接到EMIO,就使用一个以125 MHz 数据速率运行的8位 GMII接口。需要注意的是Quad-SPI、USB 和SMC接口不适用于PL的 EMIO 接口。
phy-mode = "rgmii";mdio { phy1: phy@1 { device_type = "ethernet-phy";reg = <1>;};};...