添加约束 set_property PACKAGE_PIN C13 [get_ports MDIO_PHY_mdc]set_property PACKAGE_PIN D13 [get_ports MDIO_PHY_mdio_io]set_property PACKAGE_PIN A14 [get_ports phy_rst_n]set_property PACKAGE_PIN G14 [get_ports EMIO_RGMII_rxc]set_property PACKAGE_PIN F14 [get_ports EMIO_RGMII_rx_ctl...
由RGMII的接口时序可知,RGMII发送端口在TXC时钟的上升沿传输TXD的高4位和TX_CTL的使能信号;下降沿传输TXD的低4位和TX_CTL的错误信号(实际上是使能信号和错误信号的异或值);RGMII接收端口在RXC时钟的上升沿传输RXD的高4位和RX_CTL的使能信号;下降沿传输RXD的低4位和RX_CTL的错误信号(实际上是使能信号和错误信号...
1)phy 节点里compatible 属性去掉才行,没有用到。 2) EMIO GMII RXC 需要增加时钟约束。 create_clock -period 8.000 -name rx_clk waveform {0.000 4.000} [get_ports RGMII_rxc] 调试通过的设备树节点写法: AI检测代码解析 &gmac1 { status = "okay"; phy-mode = ...
但RGMII接口也有其缺点,就是在PCB布线时需要尽可能对时钟、控制和数据线进行等长处理,且时序约束相对也更为严格。 为了节省引脚,领航者ZYNQ开发板板载的PHY芯片采用的接口为RGMII接口,下图是MAC侧与PHY侧接口的连接。 图7.5.13.8 MAC侧与PHY侧接口连接 ETH_RXC:接收数据参考时钟,1000Mbps速率下,时钟频率为125MHz,...
5 input eth_rxc , //RGMII接收数据时钟 6 input eth_rx_ctl , //RGMII输入数据有效信号 7 input [3:0] eth_rxd , //RGMII输入数据 8 output eth_txc , //RGMII发送数据时钟 9 output eth_tx_ctl , //RGMII输出数据有效信号 10 output [3:0] eth_txd , //RGMII输出数据 11 output ...
2) EMIO GMII RXC 需要增加时钟约束。 create_clock -period 8.000 -name rx_clk waveform {0.000 4.000} [get_ports RGMII_rxc] 调试通过的设备树节点写法: &gmac1 { status = "okay"; phy-mode = "gmii"; //看硬件,实际是什么接法,确定是GMII 还是SGMII phy-handle = <&phy0>; mdio@0 { compati...
PL 端的的以太网 PHY 芯片是连接到 BANK35 的 IO 上.JL2121 芯片支持 10/100/1000 Mbps 网络传输速率,通过 RGMII 接口跟 Zynq7000 系统的 MAC 层进行数据通信.JL2121D 支持 MDI/MDX 自适应,各种速度自适应,Master/Slave 自适应,支持 MDIO 总线进行 PHY 的 寄存器管理. JL2121 上电会检测一些特定的 IO ...
配置 Pin 脚 说明 配置值 RXD3_ADR0 RXC_ADR1 RXCTL_ADR2 MDIO/MDC 模式的 PHY 地址 PHY Address 为 001 RXD1_TXDLY TX 时钟 2ns 延时 延时 RXD0_RXDLY RX 时钟 2ns 延时 延时 表 3-5-1 GPHY 芯片默认配置值 当网络连接到千兆以太网时,MPSOC 和 PHY 芯片 JL2121 的数据传输时通过 RGMII 总...
又因为GMII TO RGMII 是高电平复位 ,但是ZYNQ 是输出低电平复位的,所以这里需要增加一个反相器(搜索utility, 在检索出来的选项里 选择 utility vector logic) 在设置页里改成 not(反相器)将位宽改成1 按下图方式连接好各个模块(复位 时钟 网络) 并通过右键 然后选择Make external 的方式引出RGMII 和MDIO_PHY功能...
//以太网RGMII接口186 .eth_rxc (eth_rxc ), //RGMII接收数据时钟187 .eth_rx_ctl...