PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每个SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻不使能。这个引脚必须直接接地。不允许在配置前和配置的时候悬空 TCK_0 输入引脚,专用,JTAG时钟 TD...
INIT_B_0 双向专用引脚,低有效,表示存储器配置的初始化PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步复位CFGBVS_0 输入引脚,专用,针对bank0 的多种配置选择I/O标准类型的预配置PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电...
配置的过程中,低有效的PUDC_B引脚输入在选择的输入输 出引脚上使能内部上拉电阻。这个引脚低的时候,在每个 SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻 不使能。这个引脚必须直接接地。不允许在配置前和配置的时 候悬空 TCK_0输入引脚,专用,JTAG时钟 ...
CCLK_0:主SPI模式下,该引脚为时钟输出引脚,连接SPI FLASH的时钟输入引脚,需要考虑信号完整性(源端匹配+上下拉);主BPI模式下不使用,可以悬空; INIT_B_0:该引脚刚上电时为低电平,直到初始化完成,变为高阻态,需要外接上拉电阻到VCCO_0(≤4.7kΩ),变为高电平后开始采样M[2:0]引脚,执行后续操作;该引脚可以...
INIT_B_0 双向专用引脚,低有效,表示存储器配置的初始 PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步 复位 CFGBVS_0 输入引脚,专用,针对 bank0 的多种配置选择 I/O 标准类型的预配置 PUDC_B 多功能,输入,在配置的时候上拉,当上电后和 在配置的过程中,低有效的 PUDC_B 引脚输入在选择的输 入输出引脚...
设计注意事项: CON8、J4分别引出F/U13/IO_L3P_T0_DQS_PUDC_B_34/PU/ADJ、D5/PS_MIO8_500/VMODE1/CAN1_TX/PU/3V3引脚,如需使用扩展接口中以上列出的引脚,需保证以上引脚在上电初始化过程中不受外接设备的影响,否则可能会导致核心板功能异常。
SW8为SRST复位按键,产生系统复位信号到CPU的PS_SRST_B引脚。 图22 图23 设计注意事项: PS_SRST_B为CPU的系统复位输入引脚,核心板内部已上拉20K电阻至1.8V电源,默认情况请悬空处理。 用户输入按键 SW1(KEY1)为PS端用户输入按键,通过PS端MIO11引脚控制。SW2(KEY2)、SW4(KEY3)和SW5(KEY4)为PL端用户输入按键...
2、化PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步 复位CFGBVS_0 输入引脚,专用,针对 bank0 的多种配置选择I/O 标准类型的预配置PUDC_B 多功能,输入,在配置的时候上拉,当上电后和 在配置的过程中,低有效的 PUDC_B 引脚输入在选择的输 入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每 个 Select...
若bank0的VCCO为2.5V或3.3V,这个引脚要结道VCCO;若VCCO小于等于1.8V,这个引脚需要接地PUDC_B:外部上拉电阻使能引脚。若拉低,则可以在每个SelectIO引脚上接外部上拉电阻;否则外部上拉电阻被无效。这个引脚必须直接或通过1k及以下的电阻连接到VCCO_34或GND,千万不能在配置时悬空...
PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每个SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻不使能。这个引脚必须直接接地。不允许在配置前和配置的时候悬空 ...