PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每个SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻不使能。这个引脚必须直接接地。不允许在配置前和配置的时候悬空 TCK_0 输入引脚,专用,JTAG时钟 TD...
INIT_B_0 双向专用引脚,低有效,表示存储器配置的初始化PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步复位CFGBVS_0 输入引脚,专用,针对bank0 的多种配置选择I/O标准类型的预配置PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电...
PUDC_B:配置期间IO内部上拉使能引脚,低电平使能上拉,高电平禁止上拉,可以直连或通过上下拉电阻(≤1kΩ)连接,一般选择上拉,以保证配置期间IO为三态,不输出任意波形; EMCCLK:外部时钟输入引脚,主SPI模式下,可以切换替代CCLK_0功能,达到提速的目的,使用时需要外接晶振; FCS_B:主SPI/主BPI模式下,作为片选功能连接...
配置的过程中,低有效的PUDC_B引脚输入在选择的输入输 出引脚上使能内部上拉电阻。这个引脚低的时候,在每个 SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻 不使能。这个引脚必须直接接地。不允许在配置前和配置的时 候悬空 TCK_0输入引脚,专用,JTAG时钟 ...
设计注意事项: CON8、J4分别引出 F/U13/IO_L3P_T0_DQS_PUDC_B_34/PU/ADJ、D5/PS_MIO8_500/VMODE1/CAN1_TX/PU/3V3引脚,如需使用扩展接口中以上列出的引脚,需保证以上引脚在上电初始化过程中不受外接设备的影响,否则可能会导致核心板功能异常。
设计注意事项: CON8、J4分别引出F/U13/IO_L3P_T0_DQS_PUDC_B_34/PU/ADJ、D5/PS_MIO8_500/VMODE1/CAN1_TX/PU/3V3引脚,如需使用扩展接口中以上列出的引脚,需保证以上引脚在上电初始化过程中不受外接设备的影响,否则可能会导致核心板功能异常。
2、化PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步 复位CFGBVS_0 输入引脚,专用,针对 bank0 的多种配置选择I/O 标准类型的预配置PUDC_B 多功能,输入,在配置的时候上拉,当上电后和 在配置的过程中,低有效的 PUDC_B 引脚输入在选择的输 入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每 个 Select...
INIT_B_0 双向专用引脚,低有效,表示存储器配置的初始 PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步 复位 CFGBVS_0 输入引脚,专用,针对 bank0 的多种配置选择 I/O 标准类型的预配置 PUDC_B 多功能,输入,在配置的时候上拉,当上电后和 在配置的过程中,低有效的 PUDC_B 引脚输入在选择的输 入输出引脚...
若bank0的VCCO为2.5V或3.3V,这个引脚要结道VCCO;若VCCO小于等于1.8V,这个引脚需要接地PUDC_B:外部上拉电阻使能引脚。若拉低,则可以在每个SelectIO引脚上接外部上拉电阻;否则外部上拉电阻被无效。这个引脚必须直接或通过1k及以下的电阻连接到VCCO_34或GND,千万不能在配置时悬空...
PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每个SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻不使能。这个引脚必须直接接地。不允许在配置前和配置的时候悬空 ...