ZYNQ开发中需要使用PS控制PL的计算进程,其中控制信号可以通过GP口使用AXI-Lite协议发送,PS向PL写入控制信号,并从PL读回计算完毕信号。 本例中自定义IP配置了4个从寄存器,从寄存器slv_reg0、slv_reg1负责接收来自PS的指令,并通过组合逻辑解析成PL计算将要用到的各个参数idin、en、...、ht_dsc;来自PL的状态信号i...
首先删掉原本工程路径下的SDK文件夹 然后 我们新建一个AXILite空白工程 在xparameters.h中,我们可以找到AXI从机的地址 以下C代码的功能是: Master(PS端)通过AXI-Lite总线向Slave(PL端)的第一个寄存器写入数据“320”,同时再把该寄存器的数据读出,观察是否为320. 在程序中sleep20秒是为了下载程序后,留给我们充足的...
首先点击Tools创建一个AXI-Lite IP核 选择创建一个AXI4类型的IP核 IP核存放位置可以去掉../,存放在当前文件夹内 接口类型Lite,位宽只能选择32Bits,Number of Registers是选择定义多少个寄存器来从存储PS与PL通信的数据,一个寄存器可以存储32Bits,这里我选择25个数据,其中24个寄存PS向PL发送的数据,1个寄存PL向PS发...
ZYNQ的PS端只有两个uart控制器,若想增加uart串口可在PL端使用AXI UARTLITE IP核构建一个串口控制器。下面将在PS端完成axi uartlite的串口收发。 二、IP核介绍 2.1、功能框图 图1 AXI UARTLITE模块框图 该IP由三部分组成: AXI Interface:该模块实现用于访问寄存器和数据传输的AXI4-Lite从接口。我们通过该接口对IP...
这个代码主要功能是调用了axi_lite_v1_0_S00_AXI模块。在真实的使用中我们需要进行修改。添加一些信号来和PL通信。 信号名称 说明 o_axi_clk AXI-Lite的时钟 o_axi_rst_n 复位信号 o_rx_addr PS写寄存器的地址(PS to PL) o_rx_data PS写寄存器的数据(PS to PL) o_rx_data_vld PS写数据有效(PS ...
一、ZYNQ AXI 总线拓扑结构图 黄色部分即为 FPGA 部分。 二、新建 AXI_Lite 寄存器列表 1..点击主页上方菜单 Tools --- Create adn psckage IP ,点击Next 2.选择第四项,Next 3.选择 IP 名称和存放的路径,Next 4.设置 256 个存储空间(每个存储空间默认位宽为32) ...
ZYNQ&AIX总线&PS与PL内部通信(用户自定义IP)-ZYNQ 、AXI协议、PS与PL内部通信 三种AXI总线分别为: AXI4:(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大256轮的数据突发传输; AXI4-Lite:(For
ZYNQ中最常用的设计思路是将主程序放在PS中完成,在PL中设计相应的逻辑功能作为PS的外设使用,将逻辑设计封装成IP,且每个IP都包含一个标准的AXI-Lite接口。PS对于逻辑设计的控制是通过控制逻辑设计的功能寄存器,进而控制逻辑设计进行相应的操作,同时将工作情况通过状态寄存器返回给PS端。如果逻辑设计与PS端需要进行大量数据...
PS-PLConfiguration中打开AXI_GP0接口。 MIOConfiguration中Bank1 I/O Voltage 选择1.8V。 ClockConfiguration中FCLK_CLK0设置为100MHz。 DDRConfiguration 中需要根据自己的芯片型号进行选择、设置,如果不 对应,则程序无法运行。 ②axi_bram_ctrl AXIProtocol选择AXI4LITE。
1、MIO直接挂在PS上,而EMIO与PL相连,PS通过PL调用EMIO。MIO共有54bit,EMIO共有64bit。 MIO管脚是固定的,而EMIO需要通过管脚约束文件进行分配。MIO、EMIO管脚号均通过实际原理图查找。 2、AXI_GPIO是通过AXI总线挂在PS上的GPIO,一般通过调用IP核实现,如PS通过AXI_Uartlite调用PL端资源。