对Zynq7000系列的基本资源和概念有了大致的认识,然而要很好地进行硬件设计,还必须了解芯片的引脚特性,以确定其是否符合我们的选型要求,这些要求包括GTX引脚数目、select IO引脚数目、select IO引脚的资源配置情况、PS IO的数目及类型等。
FPGA 或Synq7000 中的PL 逻辑可以通过16 位宽的动态重配置接口(DRP)访问XADC 的状态和控制寄存器,通过JTAG 口也可以访问这些寄存器。但Zynq7000 的PS 是通过AXI4-Lite 或AXI4 Stream 接口访问XADC 寄存器的。在Vivado 开发环境中用户不需要关心PS 和XADC 互联的细节,只需在运行XADC Wizard 时选择AXI4-Lite 或AX...
PUDC_B 管脚控制内部IO是上拉还是下拉,当配置成功后,核心板LD4、底板LD9会被点亮。 MiZ701的JTAG接口采用了10PIN 2.0间距的接插接口,请使用配套的接口线下载调试程序,以免损坏SOC芯片。 4.10 电源管理 输入电压5V 输出3.3V 1.8V 1.5V 1.0V 0.75V。电源方案采用了TPS62130,此芯片外围简单,转换效率高,电流可以...
对Zynq7000系列的基本资源和概念有了大致的认识,然而要很好地进行硬件设计,还必须了解芯片的引脚特性,以确定其是否符合我们的选型要求,这些要求包括GTX引脚数目、select IO引脚数目、select IO引脚的资源配置情况、PS IO的数目及类型等。
本文档主要介绍Zynq-7010/7020开发板的硬件接口资源以及设计注意事项等内容。 Zynq-7000处理器各BANK电压最高不超过3.45V,上拉电源电压一般不超过IO所在BANK供电电源的电压,当外接信号电平与IO电平不匹配时,中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计,ESD器件选型时需注意结电容是否偏大,否则可能...
本文档主要介绍Zynq-7010/7020开发板的硬件接口资源以及设计注意事项等内容。 Zynq-7000处理器各BANK电压最高不超过3.45V,上拉电源电压一般不超过IO所在BANK供电电源的电压,当外接信号电平与IO电平不匹配时,中间需增加电平转换芯片或信号隔离芯片。按键或接口需考虑ESD设计,ESD器件选型时需注意结电容是否偏大,否则可能...
Zynq-7000 AP SoC Packaging Guide Send Feedback 12 UG865 (v1.6) March 1, 2016 Chapter 1: Package Overview Table 1-5: Zynq-7000 AP SoC Pin Definitions (Cont’d) Pin Name Type Direction Description Pull-Up During Configuration (bar) Active-Low PUDC_B input enables internal pull-up ...
PUDCPUDC#JX1,pin17Bank34,U13IO_L3P_T0_DQS_PUDC_B_34 DONE_LEDFPGA_DONEJX1,pin8Bank0,R11DONE_0 CARRIER_SRST#CARRIER_SRST#JX1,pin6--- PWR_ENPWR_ENJX1,pin5--- JTAG_TDOJTAG_TDOJX1,pin3Bank0,F6TDO_0 JTAG_TDIJTAG_TDIJX1,pin4Bank0,G6TDI_0 JTAG...
X IO_L3P_T0_DQS_PUDC_B_34 U13 0 -700 200 R 50 50 3 1 B X IO_L11P_T1_SRCC_34 U14 0 -2300 200 R 50 50 3 1 B X IO_L11N_T1_SRCC_34 U15 0 -2200 200 R 50 50 3 1 B X IO_L9N_T1_DQS_34 U17 0 -1800 200 R 50 50 3 1 B X IO_L12P_T1_MRCC_34 U18...
下图为Zynq-7000系列SoC的系统框图 自顶向下方法 这种方法多用于大工程的进度管理 将一个任务划分为多个小目标,一个一个进行解决的思想反映到SoC开发,就是首先将任务划分为硬件和软件两部分,再把硬件部分划分为软件无关和软件相关两类,把软件划分为需要硬件协助与无需硬件协助(纯算法)两类,这就能让进度规划更加合...