Vivado自动弹出IP核编辑窗口,这里一共两个文件,上面的是顶层例化文件,下面是实现PS与PL通信的文件,主要在下面文件进行修改。 打开第二个文件,在Users to add ports here这里添加接口,第一个data_in是接收PS发过来的24个11Bits数据,我这里把11位数据的最高位作为数据有效信号(后面SDK的C语言代码可以看出),当然也...
ZYNQ开发中需要使用PS控制PL的计算进程,其中控制信号可以通过GP口使用AXI-Lite协议发送,PS向PL写入控制信号,并从PL读回计算完毕信号。 本例中自定义IP配置了4个从寄存器,从寄存器slv_reg0、slv_reg1负责接收来自PS的指令,并通过组合逻辑解析成PL计算将要用到的各个参数idin、en、...、ht_dsc;来自PL的状态信号i...
主要用于PL访问PS上的存储器(DDR和On-Chip RAM) AXI-ACP接口(1个):是ARM多核架构下定义的一种接口,中文翻译为加速器一致性端口,用来管理DMA之类的不带缓存的AXI外设,PS端是Slave接口。 我们可以双击查看ZYNQ的IP核的内部配置,就能发现上述的三种接口,图中已用红色方框标记出来,我们可以清楚的看出接口连接与总线...
使用AXI GPIO 使用BRAM 使用DMA 使用VDMA DMA硬件平台 DMA通常与axis stream data fifo一起使用,下图为使用DMA时的硬件平台,axis stream data fifo接口的S_AXIS、s_axis_aclk和s_axis_aresetn通过引脚,连接到PL。 axis stream data fifo信号如下: .S_AXIS_tdata(S_AXIS_tdata), .S_AXIS_tkeep(S_AXIS_t...
其实,PS和PL部分的通信,从ZYNQ-7000的芯片结构图上面都可以找到: 我们看上面这个图,其实横跨PS与PL两部分的都属于PS与PL的通信,只是有的带宽大,有的小。图中我用红颜色的框框出来了10个地方,这也是PS与PL的几乎所有的通信接口,还有一两个图上没有体现出来,后面会说明。下面我们分组介绍一下。
PS利用AXI BRAM Controller 和PL的BRAM进行通信，使用AXI4 LITE总线协议，读写测试速率能到多少？不使用...
DMA 采用XAxiDma_SimpleTransfer传输方式，发现传输过程中数据总是错乱。解决方法：XAxiDma_SimpleTransfer...
在Zynq-7000上编程PL大致有3种方法：1. 用FSBL，将bitstream集成到boot.bin中 2. 用U-BOOT命令 3. 在Linux下用xdevcfg驱动。步骤：1. 去掉bitstream的文件头 用FSBL烧写PL Images没有什么好说的，用Xilinx SDK的Create Boot Image工具即可完成，不再赘述。用后两种方法需要把bitstream文件的文件头用...
Zynq的学习(一)基本架构 一,简介部分 Zynq是由两个主要部分组成的: 一个是由双核 ARM CortexA9 构成的处理系统 (PS),另一个是等价于一片 FPGA 的可编程逻辑 (PL)。它还具有集成的存储器、各种外设和高速通信接口。这个架构实现了工业标准的 AXI 接口,在芯片的两个部分之间实现了高带宽、低延迟的连接。 PL...
前言 本篇文章主要讲解在Xilinx ZedBoard上开发PS与PL读写BRAM进行数据通信,从BRAM硬件平台设计、VxWorks6.9开发PS与PL的BRAM读写功能,力求讲述清楚开发流程,并配套完整的演示软件和相关代码进行验证。下面将从以下几个方面进行讲解。 BRAM设计概述 Xilin...