FPGA作为一种高性能、低功耗的可编程芯片,可以使用硬件描述语言来设计数字电路,以形成对应算法的加速电路结构。与GPU相比,FPGA低功耗、低延时,适用于小批量流式应用[4]。与ASIC相比,FPGA可以通过配置重新改变硬件结构,对具体应用定制硬件,适用于深度学习这种日新月异、不断改变的场景。 本文首先介绍深度学习中的YOLOv...
一种基于FPGA的YOLOv2tiny神经网络低延时硬件加速器实现方法,包括步骤:网络量化;进行基于YOLOv2tiny的目标检测系统整体硬件架构设计;进行卷积层处理单元设计;双乘法器设计和设计空间探索.本发明可以显著降低整体系统的延时,提高DSP的使用效率.郭谦张津铭李杰李岑蒋剑飞绳伟光景乃锋王琴贺光辉...
PPYOLO Tiny：1.3M 超超超轻量 目标检测算法 在当前移动互联网、物联网、车联网等行业迅猛发展的背景下，边缘设备上直接部署目标检测的需求越来越旺盛。生产线上往往需要在极低硬件成本的硬件例如树莓派、FPGA、K210 等芯片上部署目标检测算法。而我们常用的手机 App，也很难直接在终端采用超过 6M 的深度学习算法。
本发明的技术解决方案如下:一种基于fpga的yolov2-tiny神经网络低延时硬件加速器实现方法,主要包括以下步骤:步骤1:进行网络量化。对原始网络的权重与中间结果进行8位定点数量化,使量化后的网络与原始网络相比检测精度损失最小;步骤2:进行基于yolov2-tiny的目标检测系统整体硬件架构设计;步骤3:进行卷积层处理单元设计。
2 基于FPGA的YOLOv2-Tiny加速器设计 2.1 加速器架构介绍 如图1所示,加速器采用三层存储架构:片外存储、片上缓存和处理单元内的局部寄存器。加速器从片外存储中读取卷积核权重参数与输入特征图像素到FPGA的片上缓存,通过多次复用片上缓存中的数据来减少访存次数和数据量。同时,计算得到的中间结果都保留在片上输出缓存...
专利名称：基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法 专利类型：发明专利 发明人：郭谦,张津铭,李杰,李岑,蒋剑飞,绳伟光,景乃锋,王琴,贺光辉 申请号：CN201910796486.7 申请日：20190827 公开号：CN110555516A 公开日：20191210 专利内容由知识产权出版社提供 摘要：一种基于FPGA的YOLOv2‑tiny神经网络低...
在当前移动互联网、物联网、车联网等行业迅猛发展的背景下,边缘设备上直接部署目标检测的需求越来越旺盛。生产线上往往需要在极低硬件成本的硬件例如树莓派、FPGA、K210 等芯片上部署目标检测算法。而我们常用的手机 App,也很难直接在终端采用超过 6M 的深度学习算法。
在当前移动互联网、物联网、车联网等行业迅猛发展的背景下,边缘设备上直接部署目标检测的需求越来越旺盛。生产线上往往需要在极低硬件成本的硬件例如树莓派、FPGA、K210 等芯片上部署目标检测算法。而我们常用的手机 App,也很难直接在终端采用超过 6M 的深度学习算法。
在当前移动互联网、物联网、车联网等行业迅猛发展的背景下,边缘设备上直接部署目标检测的需求越来越旺盛。生产线上往往需要在极低硬件成本的硬件例如树莓派、FPGA、K210 等芯片上部署目标检测算法。而我们常用的手机 App,也很难直接在终端采用超过 6M 的深度学习算法。
在当前移动互联网、物联网、车联网等行业迅猛发展的背景下,边缘设备上直接部署目标检测的需求越来越旺盛。生产线上往往需要在极低硬件成本的硬件例如树莓派、FPGA、K210 等芯片上部署目标检测算法。而我们常用的手机 App,也很难直接在终端采用超过 6M 的深度学习算法。